クロックピンおよびPLLピン
注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従いピンの接続をチェックします。この規則は、デバイスの集積度、パッケージ、I/O割り当て、電圧割り当て、およびこのドキュメントまたはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
| ピン名 | ピンの機能 | ピンの説明 | 接続ガイドライン |
|---|---|---|---|
| CLK[0,2,4,6,9,11,13,15]、DIFFCLK_[0..7]p (注7) | クロック、入力 | 専用のグローバルクロック入力ピンで、差動グローバルクロック入力またはユーザー入力ピンの正の端子入力にも使用できます。 | 未使用のCLKまたはDIFFCLKピンはGNDに接続します。 |
| CLK[1,3,5,7,8,10,12,14]、DIFFCLK_[0..7]n (注7) | クロック、入力 | 専用のグローバルクロック入力ピンで、差動グローバルクロック入力またはユーザー入力ピンの負の端子入力にも使用できます。 | 未使用のCLKまたはDIFFCLKピンはGNDに接続します。 |
| PLL[1..4]_CLKOUTp (注8) | I/O、出力 | PLL [1..4] からの外部クロック出力に向けたオプションの正の端子です。各ピンは、PLL出力から供給されている場合はシングルエンドまたは差動I/O規格に割り当てることができます。 | このピンをクロック出力として使用しない場合は、ユーザーI/Oとして使用できます。これらのピンを使用しない場合は、 インテル® Quartus® Prime開発ソフトウェアで定義されるとおりに接続します。 |
| PLL[1..4]_CLKOUTn (注8) | I/O、出力 | PLL [1..4] からの外部クロック出力に向けたオプションの負の端子です。各ピンは、PLL出力から供給されている場合はシングルエンドまたは差動I/O規格に割り当てることができます。 | このピンをクロック出力として使用しない場合は、ユーザーI/Oとして使用できます。これらのピンを使用しない場合は、 インテル® Quartus® Prime開発ソフトウェアで定義されるとおりに接続します。 |
| DPCLK[0.11] | DPCLK | 兼用DPCLKピンは、クロック、非同期クリア、プリセット、クロックイネーブルなどのファンアウトの多い制御信号のグローバル・クロック・ネットワークに接続できます。 | これらのI/Oピンを使用しない場合は、GNDに接続することができます。 |
| CDPCLK[0..7] | CDPCLK | 兼用CDPCLKピンは、クロック、非同期クリア、プリセット、クロックイネーブルなどのファンアウトの多い制御信号のグローバル・クロック・ネットワークに接続できます。各コーナーにある2つのCDPCLKのうち、1つのみがクロック制御ブロックに供給できます。もう一方のピンは汎用I/Oピンとして使用できます。CDPCLK信号は、クロック制御ブロックに駆動される前に多重化されるため、クロック制御ブロックに対する遅延がより大きくなります。 | これらのI/Oピンを使用しない場合は、GNDに接続することができます。 |