2.3.1. アルテラIPコアとQsysシステム向けに生成されるファイル
Quartus® Primeソフトウェアは、IPコアとQsysシステム向けに以下の出力ファイル・ストラクチャを生成します。IPとQsysシステムを表現するために、生成された.qsysファイルを必ずプロジェクトに追加する必要があります。Arria 10デバイス以前にリリースされたデバイスでは、IPとQsysシステムを表現するために、生成された.qipファイルと.sipファイルを必ず Quartus® Primeスタンダード・エディションのプロジェクトに追加する必要があります。
図 3. IPコアとQsysシステム向けに生成されるファイル
| ファイル名 |
概要 |
|---|---|
| <my_ip>.qsys | QsysシステムまたはトップレベルIPバリエーション・ファイル |
| <system>.sopcinfo |
Qsysシステムでの接続およびIPコンポーネントの各パラメータが記述されています。IPコンポーネント向けソフトウェア・ドライバを開発する際には、このファイルの内容を解析することにより要件を取得できます。 Nios IIツール・チェインのようなダウンストリームのツールがこのファイルを使用します。Nios IIツール・チェイン向けに生成される.sopcinfoファイルとsystem.hファイルは、各スレーブへの、そのスレーブにアクセスする各マスタと相対するアドレス・マップの情報を含みます。それぞれのマスタが、特定のスレーブ・コンポーネントへアクセスするために異なるアドレス・マップを有することがあります。 |
| <my_ip>.cmp | .cmp（VHDL Component Declaration）ファイルは、VHDLデザイン・ファイルで使用する、ローカル・ジェネリックおよびポート定義を含むテキスト・ファイルです。 |
| <my_ip>.html | 接続情報、スレーブが接続する各マスタに対するスレーブ・アドレスを示すメモリ・マップ、およびパラメータ・アサインメントを含むレポートです。 |
| <my_ip>_generation.rpt | IPまたはQsys生成のログ・ファイルであり、IP生成時のメッセージのまとめです。 |
| <my_ip>.debuginfo | 生成後の情報を含みます。システム・コンソールおよびBus Analyzer ToolkitにQsysインタコネクトに関する情報を受け渡すために使用します。Bus Analyzer Toolkitは、このファイルをQsysインタコネクトでのデバッグ・コンポーネントを識別するために使用します。 |
| <my_ip>.qip | Quartus® PrimeソフトウェアでIPコンポーネントを統合およびコンパイルするために必要な、そのIPコンポーネントに関する全ての情報を含みます。 |
| <my_ip>.csv | IPコンポーネントのアップグレード・ステータスに関する情報を含みます。 |
| <my_ip>.bsf |
Quartus® Primeの.bdf（Block Diagram Files）で使用する、.bsf（Block Symbol File）表記のIPバリエーションです。 |
| <my_ip>.spd | ip-make-simscriptで、サポートされるシミュレーション向けシミュレーション・スクリプトを生成するために必要な入力ファイルです。.spdファイルは、シミュレーション向けに生成されたファイルのリスト、ならびにユーザーが初期化できるメモリの情報を含みます。 |
| <my_ip>.ppf | .ppf（Pin Planner File）は、Pin Plannerで使用する、IPコンポーネント向けのポートおよびノードの割り当てを格納しています。 |
| <my_ip>_bb.v | _bb.v（Verilog blackbox）ファイルは、ブラック・ボックスとして使用する空のモジュール宣言として使用できます。 |
| <my_ip>.sip | IPコンポーネントのNativeLinkシミュレーションに必要な情報を含みます。Arria II、Arria V、Cyclone IV、Cyclone V、MAX 10、MAX II、MAX V、Stratix IV、Stratix Vデバイス向けにNativeLinkを有効にするには、.sip ファイルをQuartusプロジェクトに加える必要があります。 Quartus® Primeプロ・エディションは、NativeLinkシミュレーションをサポートしていません。 |
| <my_ip>_inst.vまたは_inst.vhd | HDLのテンプレート・インスタンス例です。IPバリエーションをインスタンス化するために、このファイルの内容をHDLファイルにコピーして張り付けることができます。 |
| <my_ip>.regmap | IPがレジスタ情報を含む場合に、 Quartus® Primeソフトウェアは.regmapファイルを生成します。.regmapファイルは、マスタおよびスレーブ・インタフェースのレジスタ・マップ情報を記述しています。このファイルは、システムに関するより詳細なレジスタ情報を提供することにより.sopcinfoファイルを補完します。このファイルにより、システム・コンソールでのレジスタ・ディスプレイ・ビューおよびユーザーによるカスタマイズ可能な統計が可能になります。 |
| <my_ip>.svd | QsysシステムでHPSに接続されているペリフェラルのレジスタ・マップをHPS System Debugツールで表示できるようにします。 合成時に、 Quartus® Primeソフトウェアは、システム・コンソール・マスタが認識可能なスレーブ・インタフェースの.svdファイルを、.sofファイルのデバッグ・セクションに格納します。システム・コンソールはこのセクションを読み出し、これによりQsysがレジスタ・マップ情報を照会できるようになります。システム・スレーブに対しては、Qsysは名前によってそのレジスタにアクセスできます。 |
| <my_ip>.v <my_ip>.vhd | 合成またはシミュレーション向けに各サブモジュールまたは子IPコアをインスタンス化するHDLファイルです。 |
| mentor/ | シミュレーションの設定および動作のためのModelSim®スクリプトであるmsim_setup.tclを含みます。 |
| aldec/ | シミュレーションの設定および動作のためにRiviera-PROスクリプトであるrivierapro_setup.tclを含みます。 |
| /synopsys/vcs /synopsys/vcsmx |
VCS®シミュレーションの設定および動作のためのシェル・スクリプトであるvcs_setup.shを含みます。 VCS MX®シミュレーションの設定および動作のためのシェル・スクリプトであるvcsmx_setup.shおよびsynopsys_sim.setupファイルを含みます。 |
| /cadence | NCSIMシミュレーションの設定および動作のためのシェル・スクリプトであるncsim_setup.shおよび その他の設定ファイルを含みます。 |
| /submodules | IPコア・サブモジュール向けのHDLファイルを含みます。 |
| <IP submodule>/ | 生成されたIPサブモジュール・ディレクトリごとに、Qsysは/synthおよび /simサブ・ディレクトリを生成します。 |