2.9.1. Device and Pin Optionsダイアログボックス

インテル® Quartus® Primeプロ・エディションのユーザーガイド: プログラマー

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ID 683039

日付 6/10/2019

バージョン 19.1

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インテルのみ表示可能 — GUID: sfn1555082455202

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2.9.1. Device and Pin Optionsダイアログボックス

次の表は、プライマリーおよびセカンダリー・プログラミング・ファイルの生成に影響するDevice & Pin Optionの設定を示しています。これらの設定にアクセスするには、Assignments > Device > Device & Pin Optionsをクリックします。

表 12. デバイスの一般的な要件特定のコンフィグレーション・スキームに依存しない基本的なデバイス・コンフィグレーションオプションを指定できます。これらの設定にアクセスするには、Assignments > Device > Device and Pin Options > Generalをクリックします。
オプション	概要
オプション注: Not supported for インテル® Stratix® 10 devices.	Auto-restart configuration after error—データエラーが発生した場合、コンフィグレーション・プロセスを自動的に再起動します。このオプションをオフにすると、エラーが発生した場合に外部からデバイスにコンフィグレーション・プロセスを再起動するよう指示する必要があります。このオプションは、パッシブシリアルおよびアクティブシリアルのコンフィグレーション・スキームで使用できます。 Release clears before tri-states—トライステート・バッファーの出力イネーブルオーバーライドをリリースする前に、レジスターされたロジックセルおよびI/Oセルのクリア信号をリリースします。このオプションがオフの場合、クリア・オーバーライドがリリースされる前に、出力イネーブル信号がリリースされます。 Enable user-supplied start-up clock (CLKUSR)—初期化に`CLKUSR`ピンのユーザー指定のクロックを使用します。オフにすると、パッシブシリアルおよびパッシブパラレル同期コンフィグレーション・スキームで`DCLK`ピンに初期化クロックを提供するために外部回路が必要になります。 Passive Parallel Asynchronousコンフィグレーション・スキームでは、デバイスは内部初期化クロックを使用します。 Enable device-wide reset (DEV_CLRn)—`DEV_CLRn`ピンをイネーブルします。これにより、デバイスのすべてのレジスタが外部ソースによってリセットされます。このオプションをオフにすると、デバイスがユーザーモードで動作し、ユーザーI/Oピンとして使用できる場合、`DEV_CLRn`ピンはディセーブルされます。 Enable device-wide output enable (DEV_OE)—デバイスがユーザーモードのときに`DEV_OE`ピンをイネーブルします。このオプションをオンにすると、チップ上のすべての出力が正常に動作します。ピンが無効の場合、すべての出力はトライステートになります。このオプションをオフにすると、デバイスがユーザーモードで動作し、ユーザーI/Oピンとして使用できる場合、`DEV_OE`ピンはディセーブルされます。 Enable INIT_DONE output—初期化が完了すると、デバイスがユーザー・モードにあるときに外部から監視することができる`INIT_DONE`ピンをイネーブルにします。このオプションをオフにすると、デバイスがユーザーモードで動作し、ユーザーI/Oピンとして使用できる場合、`INIT_DONE`ピンがディセーブルされます。 Enable JTAG Pin Sharing—JTAGピン共有機能をイネーブルします。`JTAGEN`ピンがイネーブルされ、ユーザーモードで専用入力ピンになります。`JTAGEN`ピンがLowの場合、JTAGピン（`TDO、TCK、TDI` 、および`TMS`ピン）をテストピンとして使用できます。`JTAGEN`ピンがHighの場合、JTAGピンは専用です。このオプションをオフにすると、デバイスがユーザーモードで動作し、ユーザーI/Oピンとして使用できる場合、 `JTAGEN`ピンはディセーブルされます。 JTAGピンは専用JTAGピンとして保持されます。 Enable nCONFIG, nStatus, and CONF_DONE pins—ユーザーモードで主要なコンフィグレーション・ピン、`nCONFIG` 、 `nSTATUS` 、および`CONF_DONE`ピンをイネーブルします。このオプションをオフにすると、デバイスがユーザーモードで動作し、ユーザーI/Oピンとして使用できる場合、`nCONFIG`、`nSTATUS`、および`CONF_DONE`ピンがディセーブルされます。 Enable OCT_DONE —`OCT_DONE`ピンをイネーブルします。これは、`INIT_DONE`ピンが`OCT_DONE`ピンによってゲートされるかどうかを制御します。このオプションをオフにすると、 `INIT_DONE`ピンは`OCT_DONE`ピンによってゲートされません。 Enable security bit support—セキュリティー・ビット・サポートをイネーブルします。これにより、デバイス内のデータが取得され、別のデバイスのプログラムに使用されることを防ぎます。このオプションは、サポートされているデバイスファミリー（ MAX® II 、そして MAX® V）に適用されます。 Set unused TDS pins to GND—未使用の温度検出ダイオード`TSD`ピン、 `TEMPDIODEp`および`TEMPDIODEn`を`GND`に設定します。デフォルトでは、外部温度検出デバイスへの接続に`TSD`ピンを使用できます。ただし、ピンが接続されていない場合、手動でピンを`GND`に接続する必要があります。オンにすると、このオプションは.pinファイルの情報を更新し、FPGAの動作に影響を与えません。 Enable CONFIG_SEL pin—`BOOT_SEL`ピンをユーザー・モード―にイネーブルします。このオプションをオフにした場合、`DEV_OE`ピンはデバイスがユーザーモードで動作するときはディセーブルされ、ユーザーI/O ピンとして使用可能になります。 Enable nCEO pin—`nCEO`ピンをイネーブルします。複数のデバイスがプログラムされている場合、このピンは後続デバイスの`nCE`に接続する必要があります。このオプションをオフにすると、デバイスがユーザーモードで動作し、ユーザーI/Oピンとして使用できる場合、 `nCEO`ピンがディセーブルされます。 Enable autonomous PCIe HIP mode—ペリフェラルのコンフィグレーション後、デバイスコアのコンフィグレーションが完了する前にPCIe HIPを解放します。このオプションは、CvPモードがディセーブルなっている場合にのみ有効です。 Enable the HPS early release of HPS IO—IOCSRプログラミング後にHPS共有I/Oバンクをリリースします。
Auto Usercode	デバイス・プログラミング・ファイルのチェックサム値と一致するようにJTAGユーザーコードを設定します。プログラミング・ファイルは、不揮発性デバイスのための.pof、またはSRAMベースのデバイス用の.sofです。このオプションをオンにすると、 JTAGユーザーコードのオプションは使用できなくなります。
JTAG Usercode	現在のコンパイラ設定用に選択されたデバイスの16進数を指定します。 JTAGユーザーコードは、オプションレジスターの拡張です。このデータは、JTAG `USERCODE`命令で読み込むことができます。 Auto usercodeをオンにすると、このオプションは使用できなくなります。
In-system Programming Clamp State	インシステム・プログラミングクランプ状態が割り当てられていない使用済みピンに対して、インシステム・プログラミング中にピンがとる状態を指定できます。インシステム・プログラミングでは、未使用のピンと専用入力を常にトライステートにする必要があります。使用済みピンは、システム内プログラミング中にデフォルトでトライステートになり、ボード上の他のデバイスからデバイスを電気的に分離します。ただし、システムの損傷を防ぐために、インシステム・プログラミング中に使用するピンのロジックレベルを指定したい場合があります。次の設定を使用できます。 Tri-state—ピンはトライステートです。 High—ピンは`VCCIO`を駆動します。 Low—ピンは`GND`を駆動します。 Sample and Sustain—`SAMPLE/PRELOAD` JTAG命令中にキャプチャされたレベルをピンが駆動します。
Configuration Clock Source	デバイス初期化のクロックソースを指定します（ `CONF_DONE`信号がHighになり、`INIT_DONE`信号がHighになるまでの期間）。 AS x1またはAS x4コンフィグレーション・モードの場合、 Internal OscillatorまたはCLKUSRピンのみを選択できます。 `DCLK`ピンは、ASモードではディセーブルのオプションです。 14 nmデバイスファミリーでは、 Internal OscillatorまたはOSC_CLK_1ピンのみが使用可能です。
Device Initialization CLock Source	デバイス初期化のクロックソースを指定します（ `CONF_DONE`信号がHighになり、`INIT_DONE`信号がHighになるまでの期間）。 AS x1またはAS x4コンフィグレーション・モードの場合、 Internal OscillatorまたはCLKUSRピンのみを選択できます。 `DCLK`ピンは、ASモードではディセーブルのオプションです。 14 nmデバイスファミリーでは、 Internal OscillatorまたはOSC_CLK_1ピンのみが使用可能です。

表 13. コンフィグレーション・オプションコンフィグレーション・スキーム、コンフィグレーション・デバイスとピンオプション、シリアル・クロック・ソース、およびプログラミング・ビットストリームを使用した後続のデバイス・コンフィグレーション用のその他のオプションを指定できます。これらの設定にアクセスするには、Assignments > Device > Device and Pin Options > Configurationをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Configuration Scheme	Active Serial x4など、適切なプライマリーおよびセカンダリー・プログラミング・ファイルを生成するためのコンフィグレーション・スキームを指定します。現在のコンフィグレーション・スキームに適したオプションのみが使用可能です。
Configuration Device	コンフィグレーション・データを保存およびロードする外部コンフィグレーション・デバイスのオプションを指定できます。 Configuration device I/O voltage—ターゲットデバイスの現在のコンフィグレーション・スキームのコンフィグレーション・ピンのVCCIO電圧を指定します。このオプションは、サポートされているデバイスファミリーで使用できます。 Force VCCIO voltage to be compatible with configuration I/O voltage—コンフィグレーション・ピンのVCCIO電圧をコンフィグレーション・デバイスのI/O電圧と同じにします。このオプションをオフにすると、コンフィグレーション・ピンのVCCIO電圧は、コンフィグレーション・ピンを含むI/Oバンクで使用されるI/O規格によって異なる場合があります。このオプションは、サポートされているデバイスファミリーで使用できます。
Configuration Pin Option	ステータス・モニタリング、SEUエラー検出、CvP、およびその他のコンフィグレーション・ピンオプションの特定のデバイス・コンフィグレーション・ピンの動作を有効またはディセーブルします。
Generate Compressed Bitstreams	圧縮されたビットストリームを生成し、ターゲットデバイスでビットストリームの圧縮解除をイネーブルします。
Active Serial Clock Source	アクティブ・シリアル・プログラミングのコンフィグレーション・クロック・ソースを指定します。オプションの範囲は12.5 MHz〜100 MHzです。
VID Operation Mode	選択した動作モードでターゲットデバイスの電圧識別ロジックをイネーブルします。使用可能なオプションはPMBus MasterまたはPMBus Slaveです。
HPS/FPGA Configuration Order	ハード・プロセッサー・システム（HPS）コンフィグレーションの場合、HPSとFPGA間のコンフィグレーションの順序を指定します。オプションは、 HPS First、After INIT_DONE、およびWhen requested by FPGAです。
HPS Debug Access Port	Disabled—HPS JTAGは有効ではありません。 HPS Pins—HPS JTAGはHPS専用I/Oにルーティングされます。 SDM Pins—HPS JTAGはFPGA JTAGにチェインされています。
Disable Register Power-Up Initialization	Assemblerがレジスターのパワーアップ初期化でビットストリームを生成するかどうかを指定します。

表 14. Unused Pin Optionsデバイス上のすべての未使用ピンの予約状態を指定できます。アクセスするには、Assignments > Device > Device and Pin Options > Unused Pinsをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Reserve All UnusedPins	As input tri-stated—ピンはトライステート入力ピンとして予約されています。 As output driving ground—ピンは出力ピンとして予約され、接地信号を駆動します。 As output driving an unspecified signal—ピンは出力ピンとして予約され、信号を駆動します。 As input tri-stated with bus-hold circuitry—ピンはバスホールド回路でトライステート入力ピンとして予約されます。 As input tri-stated with weak pull-up—ピンは弱いプルアップ抵抗付きのトライステート入力ピンとして予約されています。

表 15. 多目的ピンオプション　関連する兼用ピンを予約するかどうか、および予約の目的を指定できます。アクセスするにはAssignments > Device > Device and Pin Options > Dual-Purpose Pinsをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Dual-Purpose Pins	Use as regular I/O—デュアルパーパスピンは予約されていません。むしろ、I/Oピンはユーザーモードになっています。 Use as programming pin—`nCEO`ピンは専用のプログラミングピンとして予約されています。 As input tri-stated—兼用ピンは入力ピンとして予約されています。 As output driving ground—兼用ピンは出力ピンとして予約されており、グランド信号を駆動します。 As output driving an unspecified signal—兼用ピンは出力ピンとして予約され、任意の信号を駆動します。 Compiler configured—Compilerは、現在のコンフィグレーション・スキームと、ピンがコンフィグレーションにのみ使用されるかどうかを考慮して、二重目的ピンに最適な予約設定を自動的に選択します。デザインがアクティブパラレルのコンフィグレーション・スキームを使用し、プログラマーがユーザーモードでパラレル・フラッシュ・デバイスと直接通信しない場合、Compilerのコンフィグレーションとしてパラレル・フラッシュ・デバイスに接続されているすべての兼用ピンを予約する必要があります。

表 16. ボード・トレース・モデル・オプションインテル® Cyclone® 10 GXデザインの場合、のみで、各I/O規格のボードトレース、終端、および容量性負荷パラメータを指定できます。ボード・トレース・モデルのパラメーターは、指定されたI/O規格で割り当てたすべての出力ピンまたは双方向ピンに適用されます。ボード・トレース・モデルパラメーターは、出力ピンまたは双方向ピン以外に割り当てた場合は適用されません。 Pin Plannerで個々の出力または双方向ピンのボード・トレース・モデルの割り当てを作成できます。アクセスするには、Assignments > Device > Device and Pin Options > Board Trace Modelをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
I/O 規格	Differential 1.8-V SSTL Class IIなど、サポートされているI/O規格を指定します。
Board thermal model	ボード・トレース・モデルのパラメーターを、指定されたI/O standardの単位と値とともに一覧表示します。各パラメーターの値を変更できます。ボード・トレース・モデルの割り当ては、指定されたI/O規格が割り当てられたすべての出力ピンと双方向ピンに適用されます。

表 17. I/Oタイミングの最適化出力I/Oタイミングが終了するノードを指定できます。アクセスするには、 Assignments > Device > Device and Pin Options > I/O Timingをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Default Timing I/O Endpoint	Near endまたはFar endを指定します。

表 18. 電圧オプション　ターゲットデバイスのピンのデフォルトI/Oバンク電圧を指定できます。デバイスのコア電圧またはその他の内部電圧情報も表示します。アクセスするには、 Assignments > Device > Device and Pin Options > Voltageをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Default I/O standard	1.2 V、1.5 V、1.8 V 、2.5 V 、3.0 LVTTL、または3.0 LVCMOSを指定します。

表 19. エラー検出CRCオプションエラー検出巡回冗長検査（CRC）を使用するかどうか、および現在選択されているデバイスのエラー検査頻度を分割する値を指定できます。アクセスするには、Assignments > Device > Device and Pin Options > Error Detection CRCをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Enable Error Detection CRC_ERROR pin	ターゲットデバイスのエラー検出`CRC`および`CRC_ERROR`ピンの使用をイネーブルします。このチェックにより、デバイス内のプログラミング・データの有効性が判断されます。デバイスの動作中にデータを変更すると、エラーが生成されます。注: インテル® Stratix® 10デバイスに使用不可。
Enable Open Drain on CRC Error pin	`CRC ERROR`ピンをオープン・ドレイン・ピンとして設定します。この動作により、`CRC ERROR`ピンの電圧レベルがVCCIO電圧から切り離されます。このオプションをオンにするときは、プルアップ抵抗を`CRC ERROR`ピンに接続する必要があります。注: インテル® Stratix® 10デバイスに使用不可。
Enable error detection check	エラー検出CRCチェックをイネーブルして、デバイスのプログラミング・データの有効性を検証し、デバイスの動作中にデータの変更を報告します。
Minimum SEU interval	同じビットの2つのチェック間の最小時間間隔を指定します。 0に設定すると、可能な限り頻繁にチェックすることになります。大きな値に設定すると、電力が節約されます。間隔の単位はミリ秒です。許可される間隔の最大数は10000です。
Enable internal scrubbing	内部スクラブを使用して、デバイスの実行中にコア・コンフィグレーション・メモリー内で検出された単一エラーまたは二重隣接エラーを修正することを指定します。
Generate SEU sensitivity map file	シングルイベントアップセット感度マップファイルを生成します。このファイルを使用すると、高度なSEU検出機能をイネーブルできます。
Allow SEU fault injection	障害パターンを挿入して、SEUをテストできます。

表 20. CvP設定　Configuration via Protocol（CvP）のコンフィグレーション・モードを指定します。アクセスするには、Assignments > Device > Device and Pin Options > CvP Settingsをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Configuration via protocol	Initialization and Updateモードでは、周辺イメージは外部コンフィグレーション・デバイスに保存され、従来のコンフィグレーション・スキームを介してイメージをFPGAにロードします。コアイメージはホストメモリーに保存され、PCIeリンクを介してFPGAにロードされます。コア初期化モードでは、周辺イメージは外部コンフィグレーション・デバイスに保存され、従来のコンフィグレーション・スキームを介してFPGAにロードされます。コアイメージはホストメモリーに保存され、PCIeリンクを介してFPGAにロードされます。Core updateモードでは、最初のシステムの電源投入後に、外部ローカル・コンフィグレーション・デバイスからFPGAに完全なコンフィグレーション・イメージをロードすることにより、FPGAデバイスが初期化されます。PCIeリンクを使用して、このモードで1つ以上のFPGAコアイメージの更新を実行できます。Offモードでは、CvPはオフになります。
Enable CvP_CONFDONE pin	デバイスがCvP（Configuration via Protocol）モードでコアプログラミングを完了したことを示します。このオプションをオフにすると、デバイスがユーザーモードで動作し、ユーザーI/Oピンとして使用できる場合、 `CvP_CONFDONE`ピンはディセーブルされます。注: このピンはインテル® Stratix® 10デバイスに使用不可です。
Enable open drain on CvP_CONFDONE pin	`CvP_CONFDONE`ピンのオープンドレインをイネーブルします。注: このピンはインテル® Stratix® 10デバイスに使用不可です。

表 21. パーシャル・リコンフィギュレーション・オプション部分的なリコンフィグレーションに必要なセカンダリー・プログラミング・ファイルの生成を指定します。アクセスするには、Assignments > Device > Device and Pin Options > Partial Reconfigurationをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Enable partial reconfiguration pins	`PR_REQUEST`、`PR_READY`、`PR_ERROR`、`PR_DONE`、`DCLK`、および`DATA [31..0]`ピンをイネーブルできます。これらのピンは、外部ホストとのパーシャル・リコンフィグレーション（PR）をサポートするために必要です。デバイスがプログラムデータ、外部プログラミング・エラーを監視する`PR_ERROR`ピン、およびデバイス完成プログラミングを示すため`PR_DONE`ピンを受信する準備ができている場合、外部ホストが部分リコンフィグレーションを要求する`PR_REQUEST`ピンを使用し、`PR_READY`ピンが決定します。このオプションをオフにすると、デバイスがユーザーモードで動作しているときにこれらのピンをPRピンとして使用できなくなり、兼用プログラミングピンをユーザーI/Oピンとして使用できます。注: このピンはインテル® Stratix® 10デバイスに使用不可です。
Enable open drain on partial reconfiguration pins	`PR_READY`、`PR_ERROR`、`PR_DONE`パーシャル・リコンフィグレーション・ピンのオープンドレインを指定できます。注: このピンはインテル® Stratix® 10デバイスに使用不可です。
Generate Partial-Masked SOF files	デバイス領域のリコンフィグレーションに使用できるコンフィグレーション・データと領域定義の両方を含むPartial-Masked SRAM Objectファイル（.pmsf）を生成します。このオプションをオンにすると、Mask Settingsファイル（.msf）の代わりに.pmsfが生成されます。
Generate Partial Reconfiguration RBF	インテリジェント外部コントローラーがターゲットデバイスの一部をリコンフィグレーションするために使用できるコンフィグレーション・データを含むPartial Reconfiguration Raw Binary File（ .rbf ）を生成します。

表 22. 電源管理とVIDオプション　インテル® Stratix® 10デバイス場合にのみ。PMBusMasterモードの場合のバス速度モードや電圧レギュレーターのスレーブアドレスなど、電力を管理するためのオプションを指定します。アクセスするには、Assignments > Device > Device and Pin Options > Power Management & VID Optionsをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Bus speed mode	デバイス領域のリコンフィグレーションに使用できるコンフィグレーション・データと領域定義の両方を含む、Partial-Masked SRAM Objectファイル（.pmsf）を生成します。このオプションをオンにすると、Mask Settingsファイル（.msf）の代わりに.pmsfが生成されます。
Slave device type	インテリジェント外部コントローラーがターゲットデバイスの一部をリコンフィグレーションするために使用できるコンフィグレーション・データを含むPartial Reconfiguration Raw Binaryファイル（.rbf）を生成します。
Device address in PMBus Slave mode	PMBusスレーブモードの場合、開始`00`デバイスアドレスを指定します。
MBus device 0 slave address through PMBus device 7 slave address	7ビットの16進値を指定します（先頭のプレフィックス0xなし）。たとえば、PMBus Masterモードの場合、電圧レギュレーターのスレーブアドレスは7Fです。ゼロ以外のアドレスを指定する必要があります。
Voltage output format	PMBus Masterモードの場合、Auto discovery、Direct format、またはLinear formatの出力電圧形式を指定します
Direct format coefficient (m、b、R)	PMBus Masterモードの場合、直接フォーマット係数m、b、またはRを指定します。 -32768〜32767の符号付き整数です。係数mは勾配係数です。係数bはオフセットです。係数Rは指数です。これらの値については、PMBusデバイスの製造元の製品ドキュメントを参照してください。 PMBusデバイスの出力電圧形式がDirect formatまたはAuto discovery形式の場合、このパラメーターを設定する必要があります。 PMBusデバイスの出力電圧形式がDirect formatの場合、ゼロ以外のアドレスを指定する必要があります。
Linear format N	PMBus Masterモードの場合、線形フォーマットNを指定します。 -16〜15の符号付き整数。これは、 `VOUT`形式がLinear formatに設定されている場合の出力電圧関連コマンドの仮数の指数です。これらの値については、PMBusデバイスの製造元の製品ドキュメントを参照してください。Linear formatにはゼロ以外の値を指定する必要があります。
Translated voltage value unit	PMBus Masterモードの場合、 VoltsまたはMilivoltsの出力電圧形式を指定します。
Enable PAGE command	FPGA PMBusマスターはPAGEコマンドを使用して、登録済みのレギュレーターモジュールのすべての出力チャネルを設定して`VOUT_COMMAND`に応答します。

表 23. 認証および暗号化オプションインテル® Stratix® 10デバイスでプログラミングのビットストリーム認証と暗号化の設定を指定します。これらの設定にアクセスするには、Assignments > Device > Device and Pin Options > Authentication and Encryptionをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	概要
Quartus key file	.sofが復号化に必要な.qekファイルを指定します。
Enable Programming Bitstream Encryption	プログラミング・ビットストリームを暗号化します。使用前に暗号化を解除する必要があります。
Encryption Key Select	.qekを保存するデバイスを指定できます。

表 24. Configuration PINダイアログボックスインテル® Stratix® 10デバイスで特定のコンフィグレーション・ピンを有効またはディセーブルすることができます。たとえば、 `CvP_CONFDONE`ピンをイネーブルすることができます。これは、デバイスがプロトコルモードを介した設定でコアプログラミングを終了したことを示します。これらの設定にアクセスするにはAssignments > Device > Device and Pin Options > Configuration Pin Optionsをクリックします。ディセーブルのオプションは、現在のデバイスまたはコンフィグレーション・モードでは使用できません。
オプション	値	説明
USE PWRMGT_SCL output	SDM_1O0 \|　 SDM_IO14	これは、VID動作モードがPMBusマスターモードまたはPMBusスレーブモードの場合、電源管理に必要なPMBusインターフェイスです。　非SmartVIDデバイスの場合、このピンをディセーブルします。 Intel® は、この機能に`SDM_IO14`ピンを使用することを推奨します。
Use PWRMGT_SDA output	SDM_1O11\| SDM_1O12\|SDM_1O16	これは、VID動作モードがPMBusマスターモードまたはPMBusスレーブモードの場合、電源管理に必要なPMBusインターフェイスです。　非SmartVIDデバイスの場合、このピンをディセーブルします。 Intel® この機能には`SDM_IO11`ピンを使用することを推奨します。
Use PWRMGT_ALERT output	SDM_1O0\|SDM_1O12	これは、PMBusスレーブモードでのみ使用される電源管理に必要なPMBusインターフェイスです。　非SmartVIDデバイスの場合、このピンをディセーブルします。 Intel® は、この機能に`SDM_IO12`ピンを使用することを推奨します。
USE CONF_DONE output	SDM_100, SDM_1010 - SDM_1016	適切なコンフィグレーション・ピンリソースを使用して`CONF_DONE`を実装します。
USE INIT_DONE output	SDM_100, SDM_1010 - SDM_1016	`INIT_DONE`ピンをイネーブルします。これにより、初期化が完了し、デバイスがユーザーモードになっていることを外部から監視できます。このオプションをオフにすると、デバイスがユーザーモードで動作し、ユーザーI/Oピンとして使用できる場合、`INIT_DONE`ピンがディセーブルされます。
USE CVPCONF_DONE output	SDM_100, SDM_1010 - SDM_1016	`CVP_CONFDONE`ピンをイネーブルします。これは、デバイスがプロトコルモードを介した設定でコアプログラミングを終了したことを示します。このオプションをオフにすると、デバイスがユーザーモードで動作し、ユーザーI/Oピンとして使用できる場合、`CVP_CONFDONE`ピンはディセーブルされます。
USE SEU_ERROR output	SDM_100, SDM_1010 - SDM_1016	シングルイベントのアップセット・エラー検出で使用する`SEU_ERROR`ピンをイネーブルします。
USE UIB CATTRIP output	SDM_100, SDM_1010 - SDM_1016	`UIB_CATTRIP`出力をイネーブルして、UIBの使用に起因する極端な過熱調整を示します。
USE HPS cold nreset	SDM_100, SDM_1010 - SDM_1016	HPSのみをコールドリセットし、双方向動作用にコンフィグレーションされたオプションのリセット入力。
Direct to factory image	SDM_100, SDM_1010 - SDM_1016	このピンがアサートされた場合、デバイスは起動後にアプリケーション・イメージをロードせずに最初のイメージとしてファクトリイメージをロードします。
USE DATA LOCK output	SDM_100, SDM_1010 - SDM_1016	同じパッケージ内の両方のダイのDIBがデータ転送の準備ができていることを示す出力です。