インテルのみ表示可能 — GUID: tgb1550170876641
Ixiasoft
2.1. インテル® Quartus® Prime のプログラマー
2.2. スタンドアロンのプログラマー
2.3. プログラミングおよびコンフィグレーション・モード
2.4. 基本的なデバイス・コンフィグレーション手順
2.5. プログラミング・ハードウェア・セットアップの指定
2.6. フラッシュローダーを使用したプログラミング
2.7. プロジェクト・ハッシュを使用したプログラミング・ファイル・ソースを検証する
2.8. PRビットストリーム・セキュリティー検証の使用( インテル® Stratix® 10デザイン)
2.9. プログラマー設定リファレンス
2.10. スクリプティング・サポート
2.11. インテル®FPGAデバイスのプログラミングの改訂履歴
2.12. ドキュメントのアーカイブ
2.9.1. Device and Pin Optionsダイアログボックス
2.9.2. 入力ファイルのタブの設定(プログラミング・ファイル・ジェネレーター)
2.9.3. 出力ファイルタブの設定(プログラミング・ファイル・ジェネレーター)
2.9.4. コンフィグレーション・デバイスタブの設定(プログラミング・ファイル・ジェネレーター)
2.9.5. Add Partitionダイアログボックス(プログラミング・ファイル・ジェネレーター)
2.9.6. ビットストリームの圧縮、認証、および暗号化の設定(プログラミング・ファイル・ジェネレーター)
2.9.7. Convert Programming Filesダイアログボックス
2.9.8. 圧縮と暗号化の設定(プログラミング・ファイルの変換)
2.9.9. SOF Data Propertiesダイアログボックス (Convert Programming File)
2.9.10. デバイス選択 (フラッシュローダー) ダイアログボックス
インテルのみ表示可能 — GUID: tgb1550170876641
Ixiasoft
1.2.2.2. コンフィグレーション・モード(プログラミング・ファイルの変換)
Convert Programming Filesで次のConfiguration modesのいずれかを選択して、セカンダリー・プログラミング・ファイルを生成します。
プログラミング・モード | 変更内容 |
---|---|
1-Bit/2-Bit/4-Bit/8-Bit Passive Serial | 外部コントローラーは、シリアル・データ・ストリームを介して1つ以上のFPGAデバイスにコンフィグレーション・データを渡します。 FPGAデバイスは、外部コントローラへの5線式インターフェースを備えたスレーブデバイスです。外部コントローラーは、マイクロ・コントローラーやCPUなどのインテリジェント・ホスト、または インテル® Quartus® Prime のプログラマー、またはEPC2またはEPC16コンフィグレーション・デバイスとなります。 |
Active Parallel | コンフィグレーション16ビットのパラレル・フラッシュ・メモリーを使用してコンフィグレーション・インターフェイスを制御するコンフィグレーション・デバイスをサポートします。 |
Active Serial | 不揮発性メモリーを備えた低コストのシリアル・コンフィグレーション・デバイスにコンフィグレーション・データを保存するため。シリアル・コンフィグレーション・デバイスは、コンフィグレーション・データにアクセスするためのシリアル・インターフェイスを提供します。デバイスのコンフィグレーション中に、デバイスはシリアル・インターフェイスを介してコンフィグレーション・データを読み込み、必要に応じてデータを解凍し、SRAMセルをコンフィグレーションします。 |
Active Serial x4 | |
AVST x8/x16/x32 | Avalon® -STコンフィグレーション・モードは、マイクロプロセッサーまたは インテル® MAX® 10デバイスなどの外部ホストを使用します。外部ホストは、フラッシュメモリーなどの外部ストレージからFPGAへのコンフィグレーション・データの転送を制御します。コンフィグレーション・プロセスを制御するデザインは、外部ホストにあります。 インテル® MAX® 10デバイスをホストとしてPFL II IPコアを使用して、FPGAを構成するフラッシュ・メモリー・デバイスからコンフィグレーション・データを読み込むことができます。 |
Passive Parallel Synchronous | CPUなどの外部コントローラーは、共通データバスを介してデザインデータをデバイスにロードします。データは、CPU駆動のクロック信号の最初の立ち上がりエッジでデバイスによってラッチされます。次の8つの立ち下がりクロックエッジは、デバイス内でこのラッチされたデータをシリアル化します。デバイスは、デバイスが完全にコンフィグレーションされるまで、クロック信号の8番目の立ち上がりエッジごとにデータの次の8ビットバイトをラッチします。 |
Passive Parallel Asynchronous | CPUなどの外部コントローラーは、共通データバスを介してデザインデータをデバイスにロードします。デバイスは、入力データの並列バイトを受け入れます。外部コントローラーとデバイス間のインテリジェント通信により、外部コントローラーはデバイスをコンフィグレーションできます。 |
Internal Configuration | ダウンロード・ケーブルの インテル® Quartus® Primeのプログラマーを介して、 インテル® MAX® 10デバイスのコンフィグレーション・フラッシュ・メモリー(CFM)およびユーザー・フラッシュ・メモリー(UFM)の内部構成に.pofファイルを使用します。 |