Quartus® Prime 開発ソフトウェア
直感的でハイパフォーマンスなデザイン環境。デザインエントリー、論理合成、最適化、検証、シミュレーションなど、Quartus® Prime 開発ソフトウェアは、数百万個のロジックエレメントを搭載するデバイスの機能を大幅に向上し、設計者に対し次世代デザイン設計の要求を満たす最適なプラットフォームを提供します。
プラットフォーム・デザイナー
プラットフォーム・デザイナーは、インテル® Quartus® Prime 開発ソフトウェアのシステム統合ツールであり、知的財産 (IP) 機能とサブシステムを接続するためにインターコネクト・ロジックを自動的に生成し、FPGA 設計プロセスにおける時間と労力を大幅に節約します。
デザイン・パーティション・プランナー
デザイン・パーティションは、デザイン内のインスタンスにアサインできる、論理的な名前付き階層境界です。デザイン・パーティションを定義することで、個々のブロックのコンパイル結果を最適化し、ロックダウンできます。
インターフェイス・プランナー
インターフェイス・プランナーはデバイスの周辺機器のアーキテクチャーを詳細に調査し、インターフェイスを効率的に割り当てます。インターフェイス・プランナーは、フィッターと合法性チェックをリアルタイムで実行することにより、不正なピン割り当てを防ぎます。
ロジックロック・リージョン
ロジックロック・リージョンは、ロジック配置配線制約の強力なタイプです。ターゲットデバイス上の物理リソースの任意の領域をロジックロック・リージョンとして定義し、デザインノードやその他のプロパティを当該領域にアサインできます。
IP ベース・スイート
インテルは、インテル® Quartus® Prime 開発ソフトウェアおよびインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションにより無償で提供されている、Altera® FPGA IP ベース・スイートで定評のある知的財産 (IP) コアの完全な生産ライセンスを提供しています。
フィッター (配置/配線)
コンパイラーのフィッターは、デザインの配置と配線を実行します。配置配線時に、フィッターは対象の FPGA デバイスにおける、ロジックの最適な配置と配線を決定します。
レジスター・リタイミング
レジスター・リタイミングは、ALM レジスターを配線ファブリックの Hyper-Registers にリタイミング (移動) することにより、レジスターチェーンのバランスを保つことができます。
タイミング・アナライザー
タイミング・アナライザーは、ASIC スタイルの強力なタイミング解析ツールで、業界標準の制約、解析、およびレポート手法により、デザイン内のすべてのロジックのタイミング性能を検証します。
デザイン・スペース・エクスプローラー II
デザイン・スペース・エクスプローラー II ツールにより、リソース、パフォーマンス、または電力最適化の目標に最適なプロジェクト設定を見つけることができます。
シグナルタップ・ロジック・アナライザー
シグナルタップ・ロジック・アナライザーは、FPGA デザインにおいてリアルタイムの信号挙動をキャプチャして表示し、追加の I/O ピンや外部ラボ機器を必要とせずに、通常のデバイスの動作中に内部信号の挙動をプローブし、デバッグできます。
トランシーバー・ツールキット
トランシーバー・ツールキットではシステム・コンソール・テクノロジーが使用されており、FPGA やボードのデザイナーがシステム内のトランシーバー・リンク・シグナル・インテグリティをリアルタイムに検証し、ボードの立ち上げ時間を短縮するのに役立ちます。
Questa*- Intel® FPGA Edition ソフトウェア
Questa*-インテル® FPGA および Questa*-インテル® FPGA Starter ソフトウェア・エディションは、Altera® FPGA デバイスを対象とした Siemens EDA Questa* Core ソフトウェアのバージョンです。
インテル® アドバンスト・リンク・アナライザー・ツール
最先端のジッター / ノイズアイリンク解析ツールであるインテル® アドバンスト・リンク・アナライザーを使用することで、高速シリアルリンクの性能を迅速かつ容易に評価できます。
インテル® HLS コンパイラー
インテル® HLS コンパイラーは、アンタイムド (untimed) C++ による入力をもとに、Altera® FPGA に最適化された製品レベル品質の Register Transfer Level (RTL) コードを生成する、高位合成 (HLS) ツールです。
DSP Builder for Altera® FPGA
DSP Builder は、デジタル信号処理 (DSP) アルゴリズムのハードウェア記述言語 (HDL) コードを、Altera® FPGA 上で MathWorks Simulink 環境から直接生成できるようにする DSP 設計ツールです。
Altera® FPGA 向け Nios® ソフト・プロセッサー
Nios® ソフト・プロセッサーは、Altera® FPGA 向けに設計されています。このソフト・プロセッサー・シリーズは、デジタル信号処理からシステム制御までの幅広い組込みコンピュータ用途に適しています。
Altera® SoC FPGA エンベデッド開発スイート (EDS)
Altera® SoC FPGA エンベデッド開発スイート (SoC FPGA EDS) は、Altera® SoC FPGA のエンベデッド・ソフトウェア開発用の包括的なツールスイートです。開発ツールユーティリティー・プログラム、ランタイム・ソフトウェア、アプリケーション例で構成されています。