Mailbox Client インテル® Stratix® 10 FPGA IP コア・ユーザーガイド

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ID 683290
日付 4/19/2019
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ドキュメント目次
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1. Mailbox Client インテル® Stratix® 10 FPGA IPコア・ユーザーガイド
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1.1. 機能の説明 1.2. コマンドおよび応答 1.3. Mailbox Client インテル® Stratix® 10 FPGA IP コアの信号 1.4. Mailbox Client インテル® Stratix® 10 FPGA IP コア Avalon® メモリーマップ 1.5. Mailbox Client インテル® Stratix® 10 FPGA IP コアの使用 1.6. Mailbox Client インテル® Stratix® 10 FPGA IP コアの使用例 1.7. Mailbox Client インテル® Stratix® 10 FPGA IP コア・ユーザーガイドの改訂履歴
1.2. コマンドおよび応答 x
1.2.1. 操作コマンド 1.2.2. エラーコードの応答
1.4. Mailbox Client インテル® Stratix® 10 FPGA IP コア Avalon® メモリーマップ x
1.4.1. 割り込みイネーブルレジスター (IER) 1.4.2. 割り込みステータスレジスター
1. Mailbox Client インテル® Stratix® 10 FPGA IPコア・ユーザーガイド

1.4.2. 割り込みステータスレジスター

表 7.  割り込みステータスレジスター
ビット フィールド アクセス デフォルト値 説明
31:2 予約済み
1 CMD_FIFO_NOT_FULL R 0x0 コマンドFIFOは割り込みフルではありません。 3
  • 1: コマンドFIFOがフルではないことを示します。クライアントはさらにデータを送信することができます。
  • 0: FIFOがフルであることを示します。
0 DATA_VALID R 0x0 有効なデータの割り込みです。3
  • 1: データがFIFOに存在することを示します。マスターはそのデータを読み出すことが可能です。
  • 0: FIFOが空の状態であることを示します。
3 このビットは、FIFOでの操作によってクリアーされます。手動でこのビットをクリアーする必要はありません。
レベル 2 の表題