Mailbox Client インテル® Stratix® 10 FPGA IP コア・ユーザーガイド

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ID 683290
日付 4/19/2019
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ドキュメント目次
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1. Mailbox Client インテル® Stratix® 10 FPGA IPコア・ユーザーガイド
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1.1. 機能の説明 1.2. コマンドおよび応答 1.3. Mailbox Client インテル® Stratix® 10 FPGA IP コアの信号 1.4. Mailbox Client インテル® Stratix® 10 FPGA IP コア Avalon® メモリーマップ 1.5. Mailbox Client インテル® Stratix® 10 FPGA IP コアの使用 1.6. Mailbox Client インテル® Stratix® 10 FPGA IP コアの使用例 1.7. Mailbox Client インテル® Stratix® 10 FPGA IP コア・ユーザーガイドの改訂履歴
1.2. コマンドおよび応答 x
1.2.1. 操作コマンド 1.2.2. エラーコードの応答
1.4. Mailbox Client インテル® Stratix® 10 FPGA IP コア Avalon® メモリーマップ x
1.4.1. 割り込みイネーブルレジスター (IER) 1.4.2. 割り込みステータスレジスター
1. Mailbox Client インテル® Stratix® 10 FPGA IPコア・ユーザーガイド

1.3. Mailbox Client インテル® Stratix® 10 FPGA IP コアの信号

表 4.   Mailbox Client インテル® Stratix® 10 FPGA IP コアの信号の説明
信号の役割 幅 入力/出力 説明
Avalon® -MMインターフェイス信号
avmm_address 4 入力 Avalon® -MMアドレス
avmm_write 1 入力 Avalon® -MM書き込み要求
avmm_read 1 入力 Avalon® -MM読み出し要求
avmm_writedata 32 入力 Avalon® -MM書き込みデータバス
avmm_readdata 32 出力 Avalon® -MM読み出しデータバス
avmm_readdatavalid 1 出力 有効な Avalon® -MM読み出しデータ
クロックとリセット
clk 1 入力 IPコアを同期する入力クロック。このクロックでサポートされている最大周波数は250 MHzです。
reset 1 入力 IP コアをリセットするリセット。

IPコアをリセットするには、resetシグナルをHighで最低2 clkサイクルアサートします。

注: インテルでは、IPコアに着手するためのガイドラインとして、Intel Stratix 10 Configuration User GuideのIntel Stratix 10 Reset Release IPの章を参照することを強く推奨しています。
irq 1 出力 割り込み信号は、対応する割り込みイネーブルレジスターとともに割り込みステータスレジスターへの更新を反映します。
関連情報
レベル 2 の表題