Mailbox Client インテル® Stratix® 10 FPGA IP コア・ユーザーガイド

ID 683290
日付 4/19/2019
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1.4.1. 割り込みイネーブルレジスター (IER)

表 6.  割り込みイネーブルレジスター (IER)イネーブルビットをクリアーすると、対応する割り込みステータスビットの割り込み出力アサーション (IRQ) を無視します。
注: これらのイネーブルビットは、割り込みステータスビットの値がISRに現れないようにするのではなく、割り込みステータスビットの割り込み出力アサーションを防ぐだけです。
ビット フィールド アクセス デフォルト値 説明
31:2 予約済み
1 EN_CMD_FIFO_NOT_FULL R/W 0x0 コマンドFIFOのイネーブルビット割り込みがフルの状態ではありません。
  • 1: 対応する割り込みを有効にします。
  • 0: 対応する割り込みを無効にします。
0 EN_DATA_VALID R/W 0x0 応答FIFOの有効なデータのイネーブルビットです。
  • 1: 対応する割り込みを有効にします。
  • 0: 対応する割り込みを無効にします。