F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド

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ID 683287
日付 12/13/2021
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて 2. クイック・スタート・ガイド 3. F-Tile Serial Lite IVデザイン例の詳しい説明 4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ 5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. クイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアとソフトウェアの要件 2.3. デザインの生成 2.4. デザインのコンパイルとシミュレーション 2.5. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Serial Lite IVデザイン例の詳しい説明 x
3.1. 機能 3.2. デザイン例のコンポーネント 3.3. シミュレーション 3.4. ハードウェア・テスト 3.5. エラー処理 3.6. リンク・デバッグ・シーケンス 3.7. F-Tile Serial Lite IV IPツールキット
3.2. デザイン例のコンポーネント x
3.2.1. トラフィック・ジェネレーター 3.2.2. トラフィック・チェッカー 3.2.3. DCFIFO
3.3. シミュレーション x
3.3.1. 基本モードのシミュレーション結果 3.3.2. フルモードのシミュレーション結果
3.7. F-Tile Serial Lite IV IPツールキット x
3.7.1. ツールキットのセットアップと実行 3.7.2. ツールキットGUIの設定
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて
2. クイック・スタート・ガイド
3. F-Tile Serial Lite IVデザイン例の詳しい説明
4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ
5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.6. リンク・デバッグ・シーケンス

F-Tile Serial Lite IV IPは、デザインのデバッグ時に使用できるTXおよびRXのリンク・デバッグ・シーケンスを提供します。
図 11. TXリンクのデバッグ・フローチャート
表 12.  TXリンクのデバッグ信号
信号 位置 説明
tx_link_up トップレベルのTX信号 IPはこの信号をアサートして、初期化シーケンスが完了し、IPがデータを送信する準備が整ったことを示します。
tx_pll_locked トップレベルのPHY信号 このアクティブHighの信号は、トランシーバーがリファレンス・クロックにロックされていることを示します。
phy_tx_lanes_stable トップレベルのPHY信号 TXデータパスがデータを送信する準備ができると、IPはこの信号をアサートします。
phy_ehip_ready[(n*2)-1:0] トップレベルのPHY信号 tx_pcs_fec_phy_reset_n 信号と rx_pcs_fec_phy_reset_n 信号がデアサートされた後、IPはこの信号をアサートし、カスタムPCSが内部初期化を完了して、送信の準備が整ったことを示します。
図 12. RXリンクのデバッグ・フローチャート
表 13.  RXリンクのデバッグ信号
信号 位置 説明
rx_link_up トップレベルのRX信号 IPはこの信号をアサートし、初期化シーケンスが完了して、IPがデータを受信する準備が整ったことを示します。
phy_rx_pcs_ready[(n*2)-1:0] トップレベルのPHY信号 RXデータパスがデータを受信する準備ができると、IPはこの信号をアサートします。
phy_rx_block_lock[(n*2)-1:0] トップレベルのPHY信号 IPはこの信号をアサートして、レーンの66bブロック・アライメントが完了したことを示します。
レベル 2 の表題