F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド

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ID 683287
日付 12/13/2021
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて 2. クイック・スタート・ガイド 3. F-Tile Serial Lite IVデザイン例の詳しい説明 4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ 5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. クイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアとソフトウェアの要件 2.3. デザインの生成 2.4. デザインのコンパイルとシミュレーション 2.5. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Serial Lite IVデザイン例の詳しい説明 x
3.1. 機能 3.2. デザイン例のコンポーネント 3.3. シミュレーション 3.4. ハードウェア・テスト 3.5. エラー処理 3.6. リンク・デバッグ・シーケンス 3.7. F-Tile Serial Lite IV IPツールキット
3.2. デザイン例のコンポーネント x
3.2.1. トラフィック・ジェネレーター 3.2.2. トラフィック・チェッカー 3.2.3. DCFIFO
3.3. シミュレーション x
3.3.1. 基本モードのシミュレーション結果 3.3.2. フルモードのシミュレーション結果
3.7. F-Tile Serial Lite IV IPツールキット x
3.7.1. ツールキットのセットアップと実行 3.7.2. ツールキットGUIの設定
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて
2. クイック・スタート・ガイド
3. F-Tile Serial Lite IVデザイン例の詳しい説明
4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ
5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.2.1. トラフィック・ジェネレーター

トラフィック・ジェネレーターは、確定的な形式でトラフィックを生成し、データがリンクを介して正しく送信されていることを検証します。トラフィックは、トラフィック・チェッカーがソース・ユーザー・インターフェイスに送信するサンプルワードのセット (リンク上のレーンごとに1つずつ) で構成されます。

F-Tile Serial Lite IV IPをフルモードでコンフィグレーションする場合、トラフィック・ジェネレーターは tx_is_usr_cmd 信号もランダムにアサートして、パケットがテスト目的でユーザーデータからのものであることを指定します。F-Tile Serial Lite IV IPは、num_valid_bytes_eob コントロール信号をアサートして、バーストパケットの有効なバイト数を示します。

図 6. トラフィック・ジェネレーターのサンプルワード形式この図では、レーンごとに生成されたサンプルワードの形式を示しています。
表 7.  トラフィック・ジェネレーターのサンプルワードのフィールド

フィールド

ビット

説明

Word ID

63-59

このサンプルが表示されたユーザー・インターフェイスの64ビットワードを区別するための静的な値が含まれています。Word Id値の範囲は0から (レーン – 1) です。

Burst Count

58-32

サンプルデータの転送に使用されるバースト数を追跡します。このフィールド値は、リセット後に1から始まり、ソース・ユーザー・インターフェイスで start_of_burst 信号がアサートされるたびにインクリメントされます。

Word Count

31-0

トラフィック・ジェネレーターがすべてのバーストでソース・ユーザー・インターフェイスに転送する有効なサンプルワードの数を追跡します。
レベル 2 の表題