F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド

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ID 683287
日付 12/13/2021
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて 2. クイック・スタート・ガイド 3. F-Tile Serial Lite IVデザイン例の詳しい説明 4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ 5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. クイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアとソフトウェアの要件 2.3. デザインの生成 2.4. デザインのコンパイルとシミュレーション 2.5. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Serial Lite IVデザイン例の詳しい説明 x
3.1. 機能 3.2. デザイン例のコンポーネント 3.3. シミュレーション 3.4. ハードウェア・テスト 3.5. エラー処理 3.6. リンク・デバッグ・シーケンス 3.7. F-Tile Serial Lite IV IPツールキット
3.2. デザイン例のコンポーネント x
3.2.1. トラフィック・ジェネレーター 3.2.2. トラフィック・チェッカー 3.2.3. DCFIFO
3.3. シミュレーション x
3.3.1. 基本モードのシミュレーション結果 3.3.2. フルモードのシミュレーション結果
3.7. F-Tile Serial Lite IV IPツールキット x
3.7.1. ツールキットのセットアップと実行 3.7.2. ツールキットGUIの設定
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて
2. クイック・スタート・ガイド
3. F-Tile Serial Lite IVデザイン例の詳しい説明
4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ
5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.5. エラー処理

F-Tile Serial Lite IV IPは、エラー状態と、これらのエラー状態に対応する動作を検出します。

表 11.  エラー状態の動作この表でのNは、レーン数を表します。
信号 幅 位置 入力/出力 クロックドメイン エラー表示
tx_error 5 トップレベルの信号 出力 tx_core_clkout 使用しません。
rx_error

(N*2*2)+3 (PAM4モード)

(N*2)*3 (NRZモード)

トップレベルの信号 出力 rx_core_clkout

アサートされると、RXデータパスのエラー状態を示します。

  • [(N*2+2):N+3] = 特定のレーンのPCSエラーを示します。
  • [N+2] = アライメント・エラーを示します。このビットがアサートされている場合は、レーン・アライメントを再初期化します。
  • [N+1]= ユーザーロジックの準備ができていない場合に、データがユーザーロジックに転送されることを示します。
  • [N] = アライメントが失われたことを示します。
  • [(N-1):0] = データにCRCエラーが含まれていることを示します。

tx_adaptation_fifo_full

1

トップレベルのTX DCFIFO信号

 出力 TXユーザークロック このベクターは、書き込みドメインのTXバッファーがフルで、データを受け入れることができないことを示します。

rx_adaptation_fifo_full

1

トップレベルのTX DCFIFO信号

 出力 TXユーザークロック このベクターは、書き込みドメインのRXバッファーがフルで、データを受け入れることができないことを示します。

readfull

1

トップレベルのRX DCFIFO信号

 出力 RXユーザークロック このベクトルは、読み出しドメインのバッファーがフルで、データを受け入れることができないことを示します。
関連情報
レベル 2 の表題