F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド

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ID 683287
日付 12/13/2021
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて 2. クイック・スタート・ガイド 3. F-Tile Serial Lite IVデザイン例の詳しい説明 4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ 5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. クイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアとソフトウェアの要件 2.3. デザインの生成 2.4. デザインのコンパイルとシミュレーション 2.5. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Serial Lite IVデザイン例の詳しい説明 x
3.1. 機能 3.2. デザイン例のコンポーネント 3.3. シミュレーション 3.4. ハードウェア・テスト 3.5. エラー処理 3.6. リンク・デバッグ・シーケンス 3.7. F-Tile Serial Lite IV IPツールキット
3.2. デザイン例のコンポーネント x
3.2.1. トラフィック・ジェネレーター 3.2.2. トラフィック・チェッカー 3.2.3. DCFIFO
3.3. シミュレーション x
3.3.1. 基本モードのシミュレーション結果 3.3.2. フルモードのシミュレーション結果
3.7. F-Tile Serial Lite IV IPツールキット x
3.7.1. ツールキットのセットアップと実行 3.7.2. ツールキットGUIの設定
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて
2. クイック・スタート・ガイド
3. F-Tile Serial Lite IVデザイン例の詳しい説明
4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ
5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて

更新対象:
インテル® Quartus® Prime デザインスイート 21.4
IPバージョン 3.0.0
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

このドキュメントでは、インテル® Agilex®デバイスでFタイル・トランシーバーを使用するF-Tile Serial Lite IV Intel® FPGA IPのデザイン例の機能、使用ガイドライン、および機能の説明を提供します。

対象とする読者

このドキュメントは、次のユーザーを対象としています。
  • システムレベルのデザイン計画フェーズでIPを選択するデザイン・アーキテクト
  • IPをシステムレベルのデザインに統合する際のハードウェア・デザイン者
  • システムレベルのシミュレーションおよびハードウェア検証フェーズにおける検証エンジニア

頭字語と用語集

表 1.  頭字語リスト
頭字語 拡張
CW Control Word
RS-FEC Reed-Solomon Forward Error Correction
PMA Physical Medium Attachment
TX Transmitter
RX Receiver
PAM4 Pulse-Amplitude Modulation 4-Level
NRZ Non-return-to-zero
PCS Physical Coding Sublayer
MII Media Independent Interface
XGMII 10 Gigabit Media Independent Interface
レベル 2 の表題