アルテラGPIO のパラメーター設定

アルテラGPIO IP コアのユーザーガイド

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ID 683136

日付 5/08/2017

バージョン 17.0

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アルテラGPIO のパラメーター設定

アルテラGPIO IP コアのパラメーター設定は、 Quartus® Prime ソフトウェアで設定することができます。General、Buffer、およびRegisters のオプションの3 つのグループがあります。

表 8. アルテラGPIO のGeneral パラメーター
パラメーター	条件	許容値	説明
Data Direction	—	Input Output Bidir	GPIO のデータ方向を指定します。
Data width	—	1 ～ 128	データ幅を指定します。
Use legacy top-level port names	—	On Off	Stratix® V、 Arria® V、および Cyclone® V デバイスと同じポート名を使用します。たとえば、`dout` は`dataout_h` と`dataout_l` になり、`din` は`datain_h` と`datain_l` になります。注: これらのポートの動作は、 Stratix® V、 Arria® V、および Cyclone® V デバイスとは異なります。移行のガイドラインについては、関連情報を参照してください。

表 9. アルテラGPIO のBuffer パラメーター
パラメーター	条件	許容値	説明
Use differential buffer	—	On Off	オンにした場合、差動I/O バッファーを有効にします。
Use pseudo differential Buffer	Data Direction = Output Use differential buffer = On	On Off	出力モードでオンにすると、擬似差動出力バッファーが有効にされます。 Use differential buffer をオンにすると、このオプションは双方向モードで自動的にオンになります。
Use bus-hold circuitry	Data Direction = Input またはBidir Use differential buffer = Off	On Off	オンにすると、バスホールド回路が微弱な電流でI/O ピンの信号を最後に駆動された状態に保持し、これにより、出力バッファーステートはハイ・インピーダンスではなく1 または0 になります。
Use open drain output	Data Direction = Output またはBidir Use differential buffer = Off	On Off	オンにすると、オープンドレイン出力によってデバイスが割り込み信号や書き込みイネーブル信号といったシステムレベルのコントロール信号を提供できるようになり、これらの信号は、システム内の複数のデバイスがアサートすることができます。
Enable output enable port	Data Direction = Output	On Off	オンにすると、OE ポートへのユーザー入力を有効にします。このオプションは、双方向モードでは自動的にオンになっています。
Enable seriestermination / paralleltermination ports	—	On Off	オンにすると、出力バッファーの`seriesterminationcontrol` と`parallelterminationcontrol` ポートを有効にします。

表 10. アルテラGPIO のRegisters パラメーター
パラメーター	条件	許容値	説明
Register mode	—	None Simple register DDIO	アルテラGPIO IP コアのレジスターモードを指定します。 None：バッファー間の単純な配線接続を指定します。 Simple register：DDIO がシングル・データレート・モード (SDR) でシンプルレジスターとして使用されることを指定します。フィッターはこのレジスターをI/O にパッキングすることがあります。 DDIO：IP コアがDDIO を使用することを指定します。
Enable synchronous clear / preset port	Register mode = DDIO	None Clear Preset	同期リセットポートの実装方法を指定します。 None：同期リセットポートを無効にします。 Clear：同期クリア用に`SCLR` ポートを有効にします。 Preset：同期プリセット用に`SSET` ポートを有効にします。
Enable asynchronous clear / preset port	Register mode = DDIO	None Clear Preset	非同期リセットポートの実装方法を指定します。 None：非同期リセットポートを無効にします。 Clear：非同期クリア用に`ACLR` ポートを有効にします。 Preset：非同期プリセット用に`ASET` ポートを有効にします。
Enable clock enable ports	Register mode = DDIO	On Off	On：クロック・イネーブル・ポート (`CKE`) を公開し、データがクロックインまたはクロックアウトする際の制御を可能にします。この信号は、データがユーザーの制御なしで通過することを防ぎます。 Off：クロック・イネーブル・ポートが公開されず、データは常にレジスターを自動的に通過します。
Half Rate logic	Register mode = DDIO	On Off	オンにすると、ハーフレートのDDIO が有効になります。
Separate input / output Clocks	Data Direction = Bidir Register mode = Simple register またはDDIO	On Off	オンにすると、双方向モードの入力パスと出力パスに対して別々のクロック (`CK_IN` と`CK_OUT`) を有効にします。