Intel Agilex® 7デバイスファミリーの高速シリアル・インターフェイスのシグナル・インテグリティー・デザイン・ガイドライン

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ID 683864
日付 6/15/2023
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ドキュメント目次
ドキュメント目次 x
1. 高速PCBデザインにおけるシグナル・インテグリティー (SI)
1. 高速PCBデザインにおけるシグナル・インテグリティー (SI) x
1.1. サポートされているプロトコル 1.2. チャネル挿入損失 (IL) のバジェット計算 1.3. PCB材料とスタックアップのデザイン・ガイドライン 1.4. PCBデザイン・ガイドライン 1.5. Intel Agilex® 7デバイスファミリーの高速シリアル・インターフェイスのシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴
1.3. PCB材料とスタックアップのデザイン・ガイドライン x
1.3.1. 誘電体材料による挿入損失の軽減 1.3.2. 電源層 1.3.3. リファレンス・プレーン 1.3.4. レイヤーの割り当て 1.3.5. インピーダンス 1.3.6. ビアドリルのサイズ 1.3.7. 繊維の織り 1.3.8. リファレンス・スタックアップ
1.4. PCBデザイン・ガイドライン x
1.4.1. 一般的なPCBデザイン・ガイドライン 1.4.2. EタイルのPCBデザイン・ガイドライン 1.4.3. FタイルのPCBデザイン・ガイドライン 1.4.4. PタイルのPCBデザイン・ガイドライン 1.4.5. RタイルのPCBガイドライン
1.4.1. 一般的なPCBデザイン・ガイドライン x
1.4.1.1. PCBトレース 1.4.1.2. PCBビア 1.4.1.3. コネクター・ブレークアウト 1.4.1.4. AC結合コンデンサー 1.4.1.5. その他
1.4.3. FタイルのPCBデザイン・ガイドライン x
1.4.3.1. Fタイルの特徴と機能 1.4.3.2. パッシブチャネルの最適化 1.4.3.3. COMシミュレーション 1.4.3.4. アクティブチャネルのシミュレーション
1.4.5. RタイルのPCBガイドライン x
1.4.5.1. Rタイルの特徴と機能 1.4.5.2. Rタイルのデザインレイアウト例 1.4.5.3. AC結合コンデンサーのランディング・パッドのカットアウト最適化 1.4.5.4. BGAフィールド領域およびMCIOコネクターピン領域のRタイルHSSIブレークアウト配線 1.4.5.5. MCIOコネクター周辺のAC結合コンデンサーの配置 1.4.5.6. PCIe Gen5アドインカードのエッジフィンガーのブレークアウト・デザイン・ガイドライン
1. 高速PCBデザインにおけるシグナル・インテグリティー (SI)

1.1. サポートされているプロトコル

サポートされているプロトコルについては、 Intel Agilex® 7 FPGA & SoCデバイスの概要を参照してください。デバイスの特性については、 Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Seriesを参照してください。トランシーバーの詳細については、関連するトランシーバーのユーザーガイドを参照してください。プロトコル固有のレイアウト要件については、関連するプロトコル仕様を参照してください。

関連情報
レベル 2 の表題