Intel Agilex® 7デバイスファミリーの高速シリアル・インターフェイスのシグナル・インテグリティー・デザイン・ガイドライン
ID
683864
日付
6/15/2023
Public
1.4.5.4. BGAフィールド領域およびMCIOコネクターピン領域のRタイルHSSIブレークアウト配線
PCIe開発ボード上のこのデザイン例では、3.35milおよび4.65milのブレークアウト・トレース幅とスペースを使用しています。Mini Cool Edge IO (MCIO) コネクター (PCIeチャネルはFPGAとMCIOコネクターを接続) のピン定義のため、TXはレイヤー3に、RXはレイヤー16に配線します。 コネクターのTXピンは、FPGAに近い側に位置しています。RXピンはFPGAの反対側に位置しています。RXトレースがレイヤー3に配線されている場合、RXトレースはMCIOコネクター・ピン・カットアウトの下に配線されます。
図 33. MCIOコネクターのファンアウトのデザイン例
赤はレイヤー3のTXを表し、黄はレイヤー16のRXを表し、青はGNDを表しています。グランドの寄生効果を低減するために、グランドピンごとに2つのビアが含まれています。上部と下部のマイクロストリップ・トレース長を可能な限り短く配線します。
図 34. BGAピンフィールド領域のRタイルのブレークアウト配線例濃い青はレイヤー3のTX (マイクロビア、トップからレイヤー3)、赤はレイヤー16のRX (スルー・ホール・ビア、トップからレイヤー16)、青はGNDを表します。
図 35. Rタイルのブレークアウト配線のクロストーク・シミュレーション結果図は、4つのTXペアと4つのRXペアを示しています。シミュレーションには、FPGA BGAボール、BGAビア、ブレークアウト・トレース、およびメイン配線の一部が含まれています。シミュレーション結果は、近端クロストーク (NEXT) が16.0 GHzまで-60.0dB未満であり、遠端クロストーク (FEXT) が16.0 GHzまで-50.0dB未満であることを示しています。