MAX 10の汎用I/Oのユーザーガイド

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ID 683751
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10 I/Oの概要 2. MAX® 10 I/Oのアーキテクチャと機能 3. MAX® 10 I/Oデザインの考慮事項 4. MAX® 10 I/Oの実装ガイド 5. アルテラGPIO ライト IPコアの参考資料 A. MAX 10 汎用I/Oユーザー・ガイドのアーカイブ B. MAX 10汎用I/Oユーザー・ガイドの改訂履歴
1. MAX® 10 I/Oの概要 x
1.1. パッケージ別 MAX® 10デバイスのI/Oリソース 1.2. MAX® 10 I/Oバーティカル・マイグレーション・サポート
2. MAX® 10 I/Oのアーキテクチャと機能 x
2.1. MAX® 10 I/O規格のサポート 2.2. MAX® 10のI/Oエレメント 2.3. MAX® 10のI/Oバッファ 2.4. I/O規格の終端
2.1. MAX® 10 I/O規格のサポート x
2.1.1. MAX® 10 I/O規格の電圧およびピンのサポート
2.2. MAX® 10のI/Oエレメント x
2.2.1. MAX® 10 I/Oバンクのアーキテクチャ 2.2.2. MAX® 10 I/Oバンクの配置
2.3. MAX® 10のI/Oバッファ x
2.3.1. シュミットトリガー入力バッファー 2.3.2. プログラム可能なI/Oバッファ機能
2.3.2. プログラム可能なI/Oバッファ機能 x
2.3.2.1. プログラマブル・オープン・ドレイン 2.3.2.2. プログラマブル・バス・ホールド 2.3.2.3. プログラマブル・プルアップ抵抗 2.3.2.4. プログラマブル・ドライブ能力 2.3.2.5. プログラマブル出力スルー・レート・コントロール 2.3.2.6. プログラマブルIOE遅延 2.3.2.7. PCIクランプ・ダイオード 2.3.2.8. プログラマブル・プリエンファシス 2.3.2.9. プログラマブル差動出力電圧 2.3.2.10. プログラマブル・エミュレーション差動出力 2.3.2.11. プログラマブル・ダイナミック・パワーダウン
2.4. I/O規格の終端 x
2.4.1. 電圧リファレンス形式I/O規格の終端処理 2.4.2. 差動I/O規格の終端 2.4.3. MAX® 10オンチップI/O終端
2.4.3. MAX® 10オンチップI/O終端 x
2.4.3.1. OCTキャリブレーション 2.4.3.2. MAX® 10 デバイスのRS OCT
3. MAX® 10 I/Oデザインの考慮事項 x
3.1. ガイドライン：VCCIO範囲における検討事項 3.2. ガイドライン: 電圧リファレンスのI/O規格に関する制約 3.3. ガイドライン：LVTTL / LVCMOS入力バッファのクランプ・ダイオードを有効にする 3.4. ガイドライン: LVDSのI/O制約規則に対する準拠 3.5. ガイドライン：I/O制約のルール 3.6. ガイドライン：アナログ-デジタル・コンバータのI/O制約 3.7. ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約 3.8. ガイドライン：兼用コンフィグレーション・ピン 3.9. ガイドライン： MAX® 10 E144パッケージのクロックおよびデータ入力信号
4. MAX® 10 I/Oの実装ガイド x
4.1. アルテラGPIO ライト IPコア 4.2. ピン・マイグレーションの互換性の検証
4.1. アルテラGPIO ライト IPコア x
4.1.1. アルテラGPIO ライト IPコアのデータ・パス
4.1.1. アルテラGPIO ライト IPコアのデータ・パス x
4.1.1.1. DDR入力パス 4.1.1.2. 出力イネーブルのDDR出力パス
5. アルテラGPIO ライト IPコアの参考資料 x
5.1. アルテラGPIO ライトのパラメータ設定 5.2. アルテラGPIO ライトのインタフェース信号
1. MAX® 10 I/Oの概要
2. MAX® 10 I/Oのアーキテクチャと機能
3. MAX® 10 I/Oデザインの考慮事項
4. MAX® 10 I/Oの実装ガイド
5. アルテラGPIO ライト IPコアの参考資料
A. MAX 10 汎用I/Oユーザー・ガイドのアーカイブ
B. MAX 10汎用I/Oユーザー・ガイドの改訂履歴

B. MAX 10汎用I/Oユーザー・ガイドの改訂履歴

日付 バージョン 変更内容
2017年2月 2017.02.21 商標を「Intel」へ変更。
2016年5月 2016.05.02
  • デュアル電源 MAX® 10デバイスでのみサポートされるI/O規格を特定するために、サポートされるI/O規格のリストを更新
  • 明瞭を期すためエミュレーション差動I/O規格の名称を更新
  • ピン・タイプがサポートするI/O規格はそのピンのI/Oバンクに依存することを明確にするため、I/O規格の電圧とピン・サポートについてのトピックを更新
  • PCIクランプ・ダイオードの設定についての情報を更新
    • サポートされるすべてのI/O規格の入力ピンはデフォルトでOn
    • 3.0 V PCIを除くサポートされるすべてのI/O規格の出力ピンはデフォルトでOff
  • ADC I/Oの制限についてのトピックを更新
    • Quartus® Primeバージョン15.0.1以降で物理ベースのルールがサポートされるデバイスのリストを追加
    • バンク8で許可されるGPIOの割合をリストしている表は、F484パッケージでの一例であることを明記。すべてのデバイス・パッケージで、許容されるGPIOの割合を超えると Quartus® Primeソフトウェアが警告メッセージを表示することを追加。
2015年11月 2015.11.02
  • PCI クランプダイオードのサポートに3.3 V および2.5 V シュミット・トリガI/O 規格を追加
  • プログラマブルI/Oバッファの機能と設定をまとめた表を追加
  • VCCIO範囲における検討事項およびVREF I/O規格の制限に、バンク1Aとバンク1Bで異なるVCCIO電源を使用する際のガイドラインを追加
  • E144パッケージでクロックおよび入力ピンを使用する際のガイドラインを追加
  • Enable nsleep portパラメータ・オプションを追加
  • Removed the topics about the IP catalog and parameter editor, generating IP cores, and the files generated by the IP core, and added a link to Introduction to Intel IP Cores.
  • 表記をQuartus IIからQuartus Primeへ変更。
2015年6月 2015.06.10
  • I/Oバンクの配置についてのトピックで、 MAX® 10デバイスのピンアウトに関連するリンクを追加。デバイスのピンアウト・ファイルは、各I/Oバンクで使用可能なI/Oピンについて詳しい情報を提供する
  • ADCのI/O制約のガイドラインを更新
2015年5月 2015.05.04
  • MAX® 10 10M25デバイスのF672パッケージを削除
  • サポートされるI/O規格の表でLVDS（専用）についての脚注を更新し、すべてのI/OバンクでLVDSレシーバを使用できることを明記
  • I/O規格の電圧レベルおよびピンのサポートの表の3.3 Vシュミット・トリガの行のDQSの列に、欠落していた脚注番号を追加
  • プログラマブル出力スルー・レート・コントロールをサポートするI/O規格とドライブ能力設定の表を追加
  • 外部メモリ・インタフェースI/Oの制限のトピックでF484パッケージにx24メモリ・インタフェース幅を追加
  • プログラマブル差動出力電圧についてのトピックを追加
  • 電圧リファレンス形式I/O規格のガイドラインに電圧リファレンス形式I/O規格をサポートしないデバイス・パッケージのリストを追加
  • I/O制約のルールから差動パッド配置ルールについての説明を削除
  • input_enaの信号名をnsleepに変更し、関連する説明を更新
  • アルテラGPIO ライト IPコアのInvert DDIO inclockパラメータの説明を更新
2014年12月 2014.12.15 ADCのI/O制約についてのトピックで以下を更新
  • 物理ベースのルールの Quartus® Primeへの実装についての情報を追加
  • ADCのI/O制約向けのI/O規格のグループの表を更新
2014年9月 2014.09.22 初版。
レベル 2 の表題