A. MAX 10 汎用I/Oユーザー・ガイドのアーカイブ

MAX 10の汎用I/Oのユーザーガイド

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ID 683751

日付 2/21/2017

バージョン 16.0

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ドキュメント目次

ドキュメント目次 x

1. MAX® 10 I/Oの概要 2. MAX® 10 I/Oのアーキテクチャと機能 3. MAX® 10 I/Oデザインの考慮事項 4. MAX® 10 I/Oの実装ガイド 5. アルテラGPIO ライト IPコアの参考資料 A. MAX 10 汎用I/Oユーザー・ガイドのアーカイブ B. MAX 10汎用I/Oユーザー・ガイドの改訂履歴

1. MAX® 10 I/Oの概要 x

1.1. パッケージ別 MAX® 10デバイスのI/Oリソース 1.2. MAX® 10 I/Oバーティカル・マイグレーション・サポート

2. MAX® 10 I/Oのアーキテクチャと機能 x

2.1. MAX® 10 I/O規格のサポート 2.2. MAX® 10のI/Oエレメント 2.3. MAX® 10のI/Oバッファ 2.4. I/O規格の終端

2.1. MAX® 10 I/O規格のサポート x

2.1.1. MAX® 10 I/O規格の電圧およびピンのサポート

2.2. MAX® 10のI/Oエレメント x

2.2.1. MAX® 10 I/Oバンクのアーキテクチャ 2.2.2. MAX® 10 I/Oバンクの配置

2.3. MAX® 10のI/Oバッファ x

2.3.1. シュミットトリガー入力バッファー 2.3.2. プログラム可能なI/Oバッファ機能

2.3.2. プログラム可能なI/Oバッファ機能 x

2.3.2.1. プログラマブル・オープン・ドレイン 2.3.2.2. プログラマブル・バス・ホールド 2.3.2.3. プログラマブル・プルアップ抵抗 2.3.2.4. プログラマブル・ドライブ能力 2.3.2.5. プログラマブル出力スルー・レート・コントロール 2.3.2.6. プログラマブルIOE遅延 2.3.2.7. PCIクランプ・ダイオード 2.3.2.8. プログラマブル・プリエンファシス 2.3.2.9. プログラマブル差動出力電圧 2.3.2.10. プログラマブル・エミュレーション差動出力 2.3.2.11. プログラマブル・ダイナミック・パワーダウン

2.4. I/O規格の終端 x

2.4.1. 電圧リファレンス形式I/O規格の終端処理 2.4.2. 差動I/O規格の終端 2.4.3. MAX® 10オンチップI/O終端

2.4.3. MAX® 10オンチップI/O終端 x

2.4.3.1. OCTキャリブレーション 2.4.3.2. MAX® 10 デバイスのRS OCT

3. MAX® 10 I/Oデザインの考慮事項 x

3.1. ガイドライン：VCCIO範囲における検討事項 3.2. ガイドライン: 電圧リファレンスのI/O規格に関する制約 3.3. ガイドライン：LVTTL / LVCMOS入力バッファのクランプ・ダイオードを有効にする 3.4. ガイドライン: LVDSのI/O制約規則に対する準拠 3.5. ガイドライン：I/O制約のルール 3.6. ガイドライン：アナログ-デジタル・コンバータのI/O制約 3.7. ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約 3.8. ガイドライン：兼用コンフィグレーション・ピン 3.9. ガイドライン： MAX® 10 E144パッケージのクロックおよびデータ入力信号

4. MAX® 10 I/Oの実装ガイド x

4.1. アルテラGPIO ライト IPコア 4.2. ピン・マイグレーションの互換性の検証

4.1. アルテラGPIO ライト IPコア x

4.1.1. アルテラGPIO ライト IPコアのデータ・パス

4.1.1. アルテラGPIO ライト IPコアのデータ・パス x

4.1.1.1. DDR入力パス 4.1.1.2. 出力イネーブルのDDR出力パス

5. アルテラGPIO ライト IPコアの参考資料 x

5.1. アルテラGPIO ライトのパラメータ設定 5.2. アルテラGPIO ライトのインタフェース信号

1. MAX® 10 I/Oの概要

1.1. パッケージ別 MAX® 10デバイスのI/Oリソース

1.2. MAX® 10 I/Oバーティカル・マイグレーション・サポート

2. MAX® 10 I/Oのアーキテクチャと機能

2.1. MAX® 10 I/O規格のサポート

2.1.1. MAX® 10 I/O規格の電圧およびピンのサポート

2.2. MAX® 10のI/Oエレメント

2.2.1. MAX® 10 I/Oバンクのアーキテクチャ

2.2.2. MAX® 10 I/Oバンクの配置

2.3. MAX® 10のI/Oバッファ

2.3.1. シュミットトリガー入力バッファー

2.3.2. プログラム可能なI/Oバッファ機能

2.3.2.1. プログラマブル・オープン・ドレイン

2.3.2.2. プログラマブル・バス・ホールド

2.3.2.3. プログラマブル・プルアップ抵抗

2.3.2.4. プログラマブル・ドライブ能力

2.3.2.5. プログラマブル出力スルー・レート・コントロール

2.3.2.6. プログラマブルIOE遅延

2.3.2.7. PCIクランプ・ダイオード

2.3.2.8. プログラマブル・プリエンファシス

2.3.2.9. プログラマブル差動出力電圧

2.3.2.10. プログラマブル・エミュレーション差動出力

2.3.2.11. プログラマブル・ダイナミック・パワーダウン

2.4. I/O規格の終端

2.4.1. 電圧リファレンス形式I/O規格の終端処理

2.4.2. 差動I/O規格の終端

2.4.3. MAX® 10オンチップI/O終端

2.4.3.1. OCTキャリブレーション

2.4.3.2. MAX® 10 デバイスのRS OCT

3. MAX® 10 I/Oデザインの考慮事項

3.1. ガイドライン：VCCIO範囲における検討事項

3.2. ガイドライン: 電圧リファレンスのI/O規格に関する制約

3.3. ガイドライン：LVTTL / LVCMOS入力バッファのクランプ・ダイオードを有効にする

3.4. ガイドライン: LVDSのI/O制約規則に対する準拠

3.5. ガイドライン：I/O制約のルール

3.6. ガイドライン：アナログ-デジタル・コンバータのI/O制約

3.7. ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約

3.8. ガイドライン：兼用コンフィグレーション・ピン

3.9. ガイドライン： MAX® 10 E144パッケージのクロックおよびデータ入力信号

4. MAX® 10 I/Oの実装ガイド

4.1. アルテラGPIO ライト IPコア

4.1.1. アルテラGPIO ライト IPコアのデータ・パス

4.1.1.1. DDR入力パス

4.1.1.2. 出力イネーブルのDDR出力パス

4.2. ピン・マイグレーションの互換性の検証

5. アルテラGPIO ライト IPコアの参考資料

5.1. アルテラGPIO ライトのパラメータ設定

5.2. アルテラGPIO ライトのインタフェース信号

A. MAX 10 汎用I/Oユーザー・ガイドのアーカイブ

B. MAX 10汎用I/Oユーザー・ガイドの改訂履歴