インテルのみ表示可能 — GUID: kwb1474316639247
Ixiasoft
1.3. デザインの生成
- Qsys を起動します。
Open System ダイアログボックスが表示されます。
- Newをクリックし、デザインで Quartus Prime プロジェクト名とカスタム IP バリエーション名を指定します。次に、Createをクリックします。
- IP Catalog で、 Arria 10 Hard IP for PCI Expressを検索し、選択します。Parameter editor が表示されます。
- IP Settingsタブで、IP バリエーションのパラメーターを指定します。
- Connections パネルで、次の接続を行います。
- coreclkout_hipをrefclkに接続
- rxm_bar0をrefclkに接続
- デフォルトでインスタンス化されたclock_inとreset_inコンポーネントを削除します。
- Example Designタブでは、IP バリエーションでPIOデザインが使用できます。
- Example Design Filesの場合、SimulationとSynthesisオプションを選択します。
- Generated HDL Formatの場合、Verilogのみが使用できます。
- Target Development Kitの場合、Arria 10 FPGA Development Kitオプションを選択します。
- Generate Example Designをクリックします。ソフトウェアは、Arria 10 FPGA Development Kitでシミュレーションとハードウェア・テストの実行に必要なすべてのファイルを生成します。