インテル® Arria®10 Avalon®-MM インターフェイスのPCI Express*デザイン例向けユーザーガイド

ダウンロード PDF
ID 683476
日付 3/15/2017
Public
ドキュメント目次
ドキュメント目次 x
1. クイック・スタートガイド 2. デザイン例の説明 A. 改訂履歴
1. クイック・スタートガイド x
1.1. ディレクトリー構造 1.2. Avalon-MM エンドポイントでのデザイン構成 1.3. デザインの生成 1.4. デザインのシミュレーション 1.5. ハードウェアでのテストとデザインの統合
2. デザイン例の説明 x
2.1. デザイン階層と一致する SignalTap II Debug File の作成 2.2. Arria 10 開発キット・コンジット・インターフェイス
1. クイック・スタートガイド
2. デザイン例の説明
A. 改訂履歴

2.1. デザイン階層と一致する SignalTap II Debug File の作成

Arria 10 デバイスでは、 Quartus® Primeスタンダード・エディション・ソフトウェアは、build_stp.tcl と <ip_core_name>.xmlの２つのファイルを生成します。これらのファイルで、デザイン階層に一致しているプローブポイントを含んだ SignalTap® IIファイルの生成できます。

Quartus® Primeソフトウェアはこれらのファイルを <IP core directory>/synth/debug/stp/ディレクトリーに保存します。

Quartus® Primeソフトウェアでデザインを合成します。
  1. View > Utility Windows > Tcl Consoleをクリックし、Tcl コンソールを開きます。
  2. Tcl コンソールで、次のコマンドを実行します。
    source <IP core directory>/synth/debug/stp/build_stp.tcl
  3. 次のコマンドを入力し、STP ファイルを生成します。
    main -stp_file <output stp file name>.stp -xml_file <input xml_file name>.xml -mode build
  4. プロジェクトにこの SignalTap® IIファイル (.stp) を追加するために、Project > Add/Remove Files in Projectを選択します。次に、デザインをコンパイルします。
  5. Tools > Programmerをクリックし、FPGA をプログラムします。
  6. Quartus Prime > Tools > SignalTap® II Logic Analyzerをクリックし、 SignalTap® II Logic Analyzer を開始します。
    ソフトウェア生成スクリプトは、 <output stp file name>.stpで SignalTap® IIのアクイジション・クロックを割り当てない可能性があります。その結果、 Quartus® Primeソフトウェアはauto_stp_external_clockというクロックピンを自動的に作成します。適切なクロック信号を各 STP インスタンスの SignalTap® IIサンプリング・クロックとして手動で置き換える必要がある場合があります。
  7. デザインを再コンパイルします。
  8. Run Analysisをクリックし、IP コアの状態を監視します。
    デザインでの使用不可を表す赤色の信号または SignalTap® IIインターフェイスが見られる場合があります。たいていの場合、これらの信号やインターフェイスを支障なく無視できます。これらは、ソフトウェアが幅の広いバスを生成し、デザインに含まないインスタンスが存在するために見られます。
レベル 2 の表題