インテル® Arria®10 Avalon®-MM インターフェイスのPCI Express*デザイン例向けユーザーガイド

ID 683476
日付 3/15/2017
Public

1. クイック・スタートガイド

更新対象:
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ずこの翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

インテル® Arria® 10 Hard IP のPCI Express* IP コアは、使用法の理解に役立つプログラミングされた I/O (PIO) のデザイン例を含んでいます。PIO 例は、ホスト・プロセッサーから対象デバイスにメモリーを転送します。低帯域幅のアプリケーションに適しています。デザイン例には、Avalon-ST から Avalon-MM へのブリッジが含まれています。このコンポーネントは、PCIe*のリンクで受信した TLP を、オンチップメモリーへの Avalon-MM リード および ライトコマンドに変換します。

このデザイン例は、 Quartus® Primeソフトウェアでシミュレーションおよび統合に必要なファイルを、自動で作成します。統合されたデザインは、 Arria 10 GX FPGA 開発キットにダウンロードできます。デザイン例は広範囲に及ぶパラメーターをカバーします。しかしながら、自動的に生成したデザイン例は、PCIe IP コアのすべての可能なパラメーター設定をカバーしません。未サポートのパラメーター設定を選択した場合、生成できずエラーメッセージが表示されます。

また、シミュレーションでの多くのスタティック・デザイン例は、<install_dir>/ip/altera/altera_pcie/altera_pcie_a10_ed/example_design/a10ディレクトリーにあるもののみ有効です。

図 1. デザイン例での開発手順