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1. MAX® 10エンベデッド・メモリーの概要
2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能
3. MAX® 10エンベデッド・メモリーのデザイン検討事項
4. RAM: 1-PORT IP コア・リファレンス
5. RAM: 2-PORT IP コア・リファレンス
6. ROM: 1-PORT IPコア・リファレンス
7. ROM: 2-PORT IPコア・リファレンス
8. シフトレジスター(RAMベース)IP コア・リファレンス
9. FIFO IPコア・リファレンス
10. ALTMEMMULT IPコア・リファレンス
11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報
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4.1. MAX® 10デバイスのRAM: 1-Port IP コア信号
信号 | 必須 | 説明 |
---|---|---|
date | あり | メモリーへのデータ入力。 dataポートが必要であり、幅はqポートの幅と等しいものである必要があります。 |
address | あり | メモリーへのアドレス入力。 |
wren | あり | wraddressポートの書き込みイネーブルの入力。 |
addressstall_a | オプション | addressstall_aポートが High である間、address_aポートの以前のアドレスを保持するためのアドレス・クロック・イネーブル入力。 |
clock | あり | 以下のリストは、どのメモリークロックをクロックポートに接続する必要があるのか、また異なるクロッキング・モードでのポート同期について説明しています。
|
clkena | オプション | clockポートのクロックイネーブル入力。 |
rden | オプション | rdaddressポートの読み取りイネーブル入力。 |
aclr | オプション | レジスターされた入力および出力ポートを非同期クリアします。非同期クリアは、indata_aclr、wraddress_aclr などの対応する非同期クリア・パラメーターを介し、制御可能なレジスターされたポートに影響します。 |
inclock | オプション | 以下のリストは、どのメモリークロックを inclock ポートに接続する必要があるのか、また異なるクロックモードでのポート同期について説明しています。
|
inclocken | オプション | inclockポートのクロックイネーブル入力。 |
outclock | オプション | 以下のリストは、どのメモリークロックをoutclockポートに接続する必要があるのか、また異なるクロックモードでのポート同期について説明しています。
|
outclocken | オプション | outclockポートのクロックイネーブル入力。 |
信号 | 必須 | 説明 |
---|---|---|
q | あり | メモリーからのデータ出力。qポートは、data ポートの幅と同等の必要があります。 |