MAX 10 エンベデッド・メモリー・ユーザーガイド

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ID 683431
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10エンベデッド・メモリーの概要 2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能 3. MAX® 10エンベデッド・メモリーのデザイン検討事項 4. RAM: 1-PORT IP コア・リファレンス 5. RAM: 2-PORT IP コア・リファレンス 6. ROM: 1-PORT IPコア・リファレンス 7. ROM: 2-PORT IPコア・リファレンス 8. シフトレジスター（RAMベース）IP コア・リファレンス 9. FIFO IPコア・リファレンス 10. ALTMEMMULT IPコア・リファレンス 11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報
2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. MAX® 10エンベデッド・メモリーの一般的な機能 2.2. MAX® 10エンベデッド・メモリーの動作モード 2.3. MAX® 10エンベデッド・メモリーのクロックモード 2.4. MAX® 10エンベデッド・メモリーの構成
2.1. MAX® 10エンベデッド・メモリーの一般的な機能 x
2.1.1. コントロール信号 2.1.2. パリティービット 2.1.3. リードイネーブル 2.1.4. Read-During-Write 2.1.5. バイトイネーブル 2.1.6. パックモードのサポート 2.1.7. アドレス・クロック・イネーブル・サポート 2.1.8. 非同期クリアー
2.1.5. バイトイネーブル x
2.1.5.1. バイト・イネーブル・コントロール 2.1.5.2. データバイト出力 2.1.5.3. RAMブロックの動作
2.1.7. アドレス・クロック・イネーブル・サポート x
2.1.7.1. 読み取りサイクル中のアドレス・クロック・イネーブルの波形 2.1.7.2. 書き込みサイクル中のアドレス・クロック・イネーブルの波形
2.1.8. 非同期クリアー x
2.1.8.1. M9Kブロックにおけるレジスターのリセット
2.2. MAX® 10エンベデッド・メモリーの動作モード x
2.2.1. サポートされるメモリーの動作モード
2.3. MAX® 10エンベデッド・メモリーのクロックモード x
2.3.1. クロックモードの非同期クリアー 2.3.2. 同時読み出し/書き込みにおける出力読み出しデータ 2.3.3. クロックモードの独立クロックイネーブル
2.4. MAX® 10エンベデッド・メモリーの構成 x
2.4.1. ポート幅コンフィグレーション 2.4.2. デュアルポート モードでのメモリー・コンフィグレーション 2.4.3. 最大ブロック深度の設定
3. MAX® 10エンベデッド・メモリーのデザイン検討事項 x
3.1. 外部の競合解決を実装する 3.2. Read-During-Write 動作をカスタマイズする 3.3. パワーアップ状態およびメモリーの初期化 3.4. クロッキングをコントロールして消費電力を削減する 3.5. Read-During-Write 出力の選択
3.2. Read-During-Write 動作をカスタマイズする x
3.2.1. 同一ポートのRead-During-Writeモード 3.2.2. 混合ポートの Read-During-Write モード
3.2.2. 混合ポートの Read-During-Write モード x
3.2.2.1. デュアルクロックを使用する混合ポートのRead-During-Write 動作
4. RAM: 1-PORT IP コア・リファレンス x
4.1. MAX® 10デバイスのRAM: 1-Port IP コア信号 4.2. MAX® 10デバイスのRAM: 1-Port IP コアのパラメーター
5. RAM: 2-PORT IP コア・リファレンス x
5.1. MAX® 10デバイスのRAM: 2-Port IPコア信号（シンプル・デュアル・ポートRAM） 5.2. MAX® 10デバイスのRAM: 2-Port IP コア信号（トゥルー・デュアルポートRAM） 5.3. MAX® 10デバイスのRAM: 2-Port IPコアのパラメーター
6. ROM: 1-PORT IPコア・リファレンス x
6.1. MAX® 10デバイスのROM: 1-PORT IPコア信号 6.2. MAX® 10デバイスのROM: 1-PORT IPコアのパラメーター
7. ROM: 2-PORT IPコア・リファレンス x
7.1. MAX® 10デバイスのROM: 2-PORT IPコア信号 7.2. MAX® 10デバイスのROM: 2-PORT IPコアのパラメーター
8. シフトレジスター（RAMベース）IP コア・リファレンス x
8.1. MAX® 10デバイスのシフトレジスター（RAMベース）IP コア信号 8.2. MAX® 10デバイスのシフトレジスター（RAMベース）IP コアのパラメーター
9. FIFO IPコア・リファレンス x
9.1. MAX® 10デバイスのFIFO IPコア信号 9.2. MAX® 10デバイスのFIFO IPコアのパラメーター
10. ALTMEMMULT IPコア・リファレンス x
10.1. MAX® 10デバイスのALTMEMMULT IPコア信号 10.2. MAX® 10デバイスのALTMEMMULT IPコアのパラメーター
11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報 x
A.1. MAX 10 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. MAX® 10エンベデッド・メモリーの概要
2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能
3. MAX® 10エンベデッド・メモリーのデザイン検討事項
4. RAM: 1-PORT IP コア・リファレンス
5. RAM: 2-PORT IP コア・リファレンス
6. ROM: 1-PORT IPコア・リファレンス
7. ROM: 2-PORT IPコア・リファレンス
8. シフトレジスター（RAMベース）IP コア・リファレンス
9. FIFO IPコア・リファレンス
10. ALTMEMMULT IPコア・リファレンス
11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報

5.2. MAX® 10デバイスのRAM: 2-Port IP コア信号（トゥルー・デュアルポートRAM）

表 17.  RAM: 2-Port IP コア入力信号（トゥルー・デュアルポートRAM）
信号 必須 説明
data_a オプション メモリーのポートAへのデータ入力。operation_modeパラメーターを以下の値のいずれかに設定する場合、data_aポートが必要です。
  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
address_a あり メモリーのポートAへのアドレス入力。すべての動作モードにaddress_aポートが必要です。
wren_a オプション address_aポートの書き込みイネーブル入力。operation_modeパラメーターを以下の値のいずれかに設定する場合、wren_aポートが必要です。
  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
data_b オプション メモリーのポートBへのデータ入力。operation_modeパラメーターをBIDIR_DUAL_PORTに設定する場合、data_bポートが必要です。
address_b オプション メモリーのポートBへのアドレス入力。operation_modeパラメーターを以下の値に設定する場合、address_bポートが必要です。
  • DUAL_PORT
  • BIDIR_DUAL_PORT
wren_b あり address_bポートの書き込みイネーブル入力。operation_modeパラメーターをBIDIR_DUAL_PORTに設定する場合、wren_bポートが必要です。
clock あり 以下のリストは、どのメモリークロックをclockポートに接続する必要があるのか、また異なるクロックモードでのポート同期について説明しています。
  • シングル・クロック—シングル・ソース・クロックをclockポートに接続します。レジスターされたすべてのポートは、同じソースクロックで同期化されます。
  • 読み出し/書き込み—書き込みクロックをclockポートに接続します。data_aポート、address_aポート、wren_aポート、およびbyteena_aポートなどの書き込み動作に関連するすべてのレジスターされたポートは、書き込みクロックで同期化されます。
  • 入力/出力—入力クロックをclockポートに接続します。レジスターされたすべての入力ポートは、入力クロックで同期化されます。
  • 独立クロック—ポートAクロックをclockポートに接続します。ポートAのレジスターされたすべての入力および出力ポートは、ポートAクロックで同期化されます。
inclock あり 以下のリストは、どのメモリークロックをinclockポートに接続する必要があるのか、また異なるクロックモードでのポート同期について説明しています。
  • シングル・クロック—シングル・ソース・クロックをinclockポートとoutclockポートに接続します。レジスターされたすべてのポートは、同じソースクロックで同期化されます。
  • 読み出し/書き込み—書き込みクロックをinclockポートに接続します。dataポート、wraddressポート、wrenポート、およびbyteenaポートなどの書き込み動作に関連するレジスターされたすべてのポートは、書き込みクロックで同期化されます。
  • 入力/出力—入力クロックをinclockポートに接続します。レジスターされたすべての入力ポートは、入力クロックで同期化されます。
outclock あり 以下のリストは、どのメモリークロックをoutclockポートに接続する必要があるのか、また異なるクロックモードでのポート同期について説明しています。
  • シングル・クロック—シングル・ソース・クロックをinclockポートとoutclockポートに接続します。レジスターされたすべてのポートは、同じソースクロックで同期化されます。
  • 読み出し/書き込み—読み出しクロックをoutclockポートに接続します。rdaddressポート、rdrenポート、およびqポートなどの読み出し動作に関連するレジスターされたすべてのポートは、読み出しクロックで同期化されます。
  • 入力/出力—出力クロックをoutclockポートに接続します。レジスターされたqポートは、出力クロックで同期化されます。
rden_a オプション address_aポートの読み出しイネーブル入力。rden_aポートは、選択したメモリーモードとメモリーブロックに応じてサポートされます。
rden_b オプション address_bポートの読み出しイネーブル入力。rden_bポートは、選択したメモリーモードとメモリーブロックに応じてサポートされます。
byteena_a   data_aポートをマスクするためのバイトイネーブル入力。data_aポートをマスクすることにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。byteena_aポートは以下の条件ではサポートされません。
  • implement_in_lesパラメーターがONに設定される。
  • operation_modeパラメーターがROMに設定される。
addressstall_a オプション addressstall_aポートが High である間、address_aポートの以前のアドレスを保持するためのアドレス・クロック・イネーブル入力。
addressstall_b オプション addressstall_bポートが High である間、address_bポートの以前のアドレスを保持するためのアドレス・クロック・イネーブル入力。
表 18.  RAM: 2-Prot IP コア出力信号（トゥルー・デュアル・ポートRAM）
信号 必須 説明
q_a あり メモリーのポートAからのデータ出力。operation_modeパラメーターを以下の値のいずれかに設定する場合、q_aポートが必要です。
  • SINGLE_PORT
  • BIDIR_DUAL_PORT
  • ROM
q_a ポートの幅はdata_aポートの幅と等しいものである必要があります。
q_b あり メモリーのポートBからのデータ出力。 operation_modeパラメーターを以下の値に設定する場合、q_bポートが必要です。
  • DUAL_PORT
  • BIDIR_DUAL_PORT
q_bポートの幅はdata_bポートの幅と等しいものである必要があります。
レベル 2 の表題