| パッケージング |
- 同一パッケージのフットプリントを持つ複数のデバイスによる集積度の異なるデバイス間でのシームレスなマイグレーション
- 「ボール・エニウェア」パッケージデザイン (最小ボールピッチ0.65mm) により、パッケージのフォームファクターの小型化とPCBレイヤー数の削減を実現
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| Eシリーズ |
0.5mmボールピッチのパッケージオプションは、I/O数が多い小型フォームファクター向け |
| 高性能コア・ファブリック |
- インターコネクト配線全体およびすべての機能ブロックの入力にHyper-Registerを備えた第2世代 インテル® Hyperflex™ コア・アーキテクチャー
- 拡張アダプティブ・ロジック・モジュール (ALM)
- 配線アーキテクチャーの改善による配線の輻輳の低減とコンパイル時間の向上
- プログラマブル・クロック・ツリー合成を用いた階層コア・クロッキング・アーキテクチャー
- きめ細かなパーシャル・リコンフィグレーション
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| 内部メモリーブロック |
- マルチレベルのオンチップメモリー階層
- M20K: 20キロビット (ハードエラー訂正コード (ECC) サポート付き)
- MLAB: 640ビット分散LUTRAM
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| 可変精度DSPブロック |
- IEEE 754準拠の浮動小数点ユニットを備えた可変精度DSPブロック (次のサポートを含む):
- 単精度FP32 (32ビット演算)
- 半精度FP16 (16ビット演算) およびFP19 (19ビット演算) 浮動小数点モード
- Tensor浮動小数点FP19浮動小数点モード
- BFLOAT16 浮動小数点フォーマット
- 高性能AI Tensorブロック:
- FPGAファブリックのTera Operations Per Second (TOPS) の高性能演算密度を実現
- AIワークロード向け最大57 INT8 TOPS
- ハードウェアは、カスタマイズされたワークロードでAI向けにプログラム可能
- TensorFlow* などの業界標準フレームワークからFPGAビットストリームまでのプッシュボタン・フローをサポート
- 各DSPブロックによりINT16複素乗算モードをサポート
- 信号処理をサポート、精度範囲は9×9から54×54
- ネイティブ27×27、18×19、および9×9乗算モード
- シストリック200GbE有限インパルス応答 (FIR) 用の64ビット・アキュムレーターおよびカスケード
- 内蔵係数メモリーバンク
- 前置加算器/減算器による効率の向上
- 2× パイプライン・レジスターの追加によるパフォーマンスの向上と消費電力削減
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| コア・クロック・ネットワーク |
- プログラム可能なクロックツリー合成: グローバル、リージョナル、およびペリフェラルの各クロック・ネットワークとの下位互換性
- 必要な部分にのみクロックを合成し、ダイナミック消費電力を最小化
- 800MHz LVDSインターフェイス・クロッキングにより、LVDS, RSDS、mini-LVDS、およびLVPECLと互換性のある1.3V真の差動シグナリングを介して 1,600Mbps LVDSインターフェイスをサポート
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| Dシリーズ |
2,000MHz外部メモリー・インターフェイス・クロッキングにより、4,000Mbps DDR5インターフェイスをサポート |
| Eシリーズ |
デバイスグループA |
1,800MHz外部メモリー・インターフェイス・クロッキングにより、3,600Mbps DDR5インターフェイスをサポート |
| デバイスグループB |
1,200MHz外部メモリー・インターフェイス・クロッキングにより、2,400Mbps DDR4インターフェイスをサポート |
| 汎用I/O |
汎用 |
- 1.6Gbps 1.3V TDS規格 (LVDS、RSDS、mini-LVDS、およびLVPECL規格と互換)
- 1.05V、1.1V、および1.2VシングルエンドLVCMOS/LVTTLインターフェイス
- 1.8V、2.5V、および3.3VシングルエンドLVCMOS/LVTTL I/O
- オンチップ終端 (OCT)
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| Dシリーズ |
合計400以上のGPIOが使用可能 |
| Eシリーズ |
合計500以上のGPIOが使用可能 |
| 外部メモリー・インターフェイス (ハードIP) |
Dシリーズ |
- 2,000MHz (4,000Mbps) DDR5外部メモリー・インターフェイス
- 2,133MHz (4,267Mbps) LPDDR5外部メモリー・インターフェイス
- 1,600MHz (3,200Mbps) DDR4外部メモリー・インターフェイス
- 2,133MHz (4,267Mbps) LPDDR4/4X外部メモリー・インターフェイス
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| Eシリーズ |
デバイスグループA |
- 1,800MHz (3,600Mbps) DDR5外部メモリー・インターフェイス
- 1,867MHz (3,733Mbps) LPDDR5外部メモリー・インターフェイス
- 1,333MHz (2,667Mbps) DDR4外部メモリー・インターフェイス
- 1,867MHz (3,733Mbps) LPDDR4外部メモリー・インターフェイス
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| デバイスグループB |
- 1,200MHz (2,400Mbps) DDR4外部メモリー・インターフェイス
- 1,333MHz (2,667Mbps) LPDDR4外部メモリー・インターフェイス
- 1,200MHz (2,400Mbps) LPDDR5外部メモリー・インターフェイス
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| MIPI* |
Dシリーズ |
MIPI* D-PHY* v2.5 (レーンあたり最大3.5Gbps 3 ) |
| Eシリーズ |
デバイスグループA |
MIPI* D-PHY* v2.5 (レーンあたり最大3.5Gbps 3) |
| デバイスグループB |
MIPI* D-PHY* v2.5 (レーンあたり最大2.5Gbps 4 ) |
| フェーズ・ロック・ループ (PLL) |
I/O PLL |
- 汎用I/Oに隣接する整数PLL
- 精密周波数合成
- クロック遅延補正
- ゼロ遅延バッファリング
- 外部メモリーおよびLVDS互換インターフェイスをサポート
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| 送信PLL (TX PLL) |
- 精密フラクショナル合成
- LCタンクベースのPLLによる超低ジッター
- トランシーバー・インターフェイスをサポート
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| システムPLL |
- トランシーバー・バンクごとに1個のシステムPLL
- 整数モード
- 精密周波数合成
- トランシーバー・インターフェイスをサポート
- システムPLLは、トランシーバーに使われていない場合は、コア使用目的に転用できます。
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| メモリー・コントローラーのサポート |
各デバイスで複数のハードIPインスタンス化 |
| Dシリーズ |
- DDR4ハード・メモリー・コントローラー
- LPDDR4/4Xハード・メモリー・コントローラー
- DDR5ハード・メモリー・コントローラー
- LPDDR5ハード・メモリー・コントローラー
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| Eシリーズ |
デバイスグループA |
- DDR4ハード・メモリー・コントローラー
- LPDDR4ハード・メモリー・コントローラー
- DDR5ハード・メモリー・コントローラー
- LPDDR5ハード・メモリー・コントローラー
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| デバイスグループB |
- DDR4ハード・メモリー・コントローラー
- LPDDR4ハード・メモリー・コントローラー
- LPDDR5ハード・メモリー・コントローラー
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| トランシーバー |
PCIe* |
Dシリーズ |
PCIe* レートは最大 PCIe* 4.0、16Gbps NRZ |
| Eシリーズ |
デバイスグループA |
PCIe* レートは最大 PCIe* 4.0、16Gbps NRZ |
| デバイスグループB |
PCIe* レートは最大 PCIe* 3.0、8Gbps NRZ |
| ネットワーキング |
- 挿入損失は802.3bjおよびCEI 25G-LR規格に準拠
- 1Gbps未満のデータレートに対するオーバーサンプリング機能
- SFP+ 光モジュールサポート
- 適応線形および決定フィードバック等化
- 送信プリエンファシスおよびデエンファシス
- 個々のトランシーバー・チャネルのダイナミック・パーシャル・リコンフィグレーション
- オンチップ計装 ( インテル® Quartus® Prime Eye Viewerの非破壊的なアイの高さと破壊的なアイの幅のマージン機能)
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| Dシリーズ |
連続動作範囲は1Gbpsから28.1Gbps NRZ |
| Eシリーズ |
デバイスグループA |
連続動作範囲は1Gbpsから28.1Gbps NRZ |
| デバイスグループB |
連続動作範囲は1Gbpsから17.16Gbps NRZ |
| トランシーバー・ハードIP |
PCIe* |
- 各デバイスで複数のハードIPインスタンス化
- TLPバイパス機能
- Single-Root I/O Virtualization (SR-IOV)
- Precise Time Management (高精度時刻管理)
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| Dシリーズ |
- 最大 PCIe* 4.0 ×8 EPおよびRP
- ポート分岐のサポート: 4×8ルートポートまたはエンドポイント、もしくは (4×4)+(4×4) ルートポートまたはエンドポイント
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| Eシリーズ |
デバイスグループA |
- 最大 PCIe* 4.0 ×4 EPおよびRP
- 6 × 4エンドポイントまたはルートポート
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| デバイスグループB |
- 最大 PCIe* 3.0 ×4 EPおよびRP
- 6 × 4エンドポイントまたはルートポート
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| その他のプロトコル |
- CPRIおよびファイバーチャネル
- CR/KR (AN/LT)
- 1588 PTP
- MAC、PCS、およびFECバイパスオプション
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| Dシリーズ |
イーサネットIPコンフィグレーション: 16× 10または25GbE MAC、PCS、およびFEC |
| Eシリーズ |
デバイスグループA |
イーサネットIPコンフィグレーション: 6× 10または25GbE MAC、PCS、およびFEC |
| デバイスグループB |
イーサネットIPコンフィグレーション: 6× 25GbE MAC、PCS、およびFEC |
| コンフィグレーション |
- 専用SDM
- ソフトウェア・プログラマブル・デバイス・コンフィグレーション
- シリアル・フラッシュ・インターフェイス
- 外部ホストを介したパラレルフラッシュからのコンフィグレーション
- コア・ファブリックのきめ細かなパーシャル・リコンフィグレーション: デバイス動作中にシステムロジックを追加または削除
- トランシーバーおよびPLLのダイナミック・リコンフィグレーション
- AES-256、SHA-256/384、ECDSA-256/384アクセラレーターを含む包括的セキュリティー機能
- PUFサービス
- プラットフォーム認証
- 改ざん防止機能
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| Dシリーズ |
プロトコル経由コンフィグレーション (CvP) ( PCIe* 1.0、2.0、3.0、または4.0使用) |
| Eシリーズ |
デバイスグループA |
CvP ( PCIe* 1.0、2.0、3.0、または4.0使用) |
| デバイスグループB |
CvP ( PCIe* 1.0、2.0、または3.0使用) |
| 機能安全 |
- 機能安全データパッケージ (FSDP)
- FPGA診断手段の改善により、安全性が極めて重要なアプリケーションでの インテル® Agilex™ 5 FPGAの使用を可能化
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| ソフトウェアとツール |
- インテル® Quartus® Primeプロ・エディション・デザイン・スイートに新しいコンパイラーとHyper-Awareデザインフローを追加
- インテル® oneAPIの各リリースにおける新しいコンパイルの革新
- トランシーバー・ツールキット
- プラットフォーム・デザイナー IP統合ツール
- インテル® DSP Builder for インテル® FPGAアドバンスト・ブロックセット
- Arm* Development Studio for Intel® SoC FPGA (Arm* DS for Intel® SoC FPGA)
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