インテル® Agilex™ 5 FPGA & SoCデバイスの概要

ID 762191
日付 1/10/2023
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ドキュメント目次
1. インテル® Agilex™ 5 FPGA & SoCの概要 2. インテル® Agilex™ 5 FPGA & SoCファミリープラン 3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー 4. インテル® Agilex™ 5 FPGA & SoCにおけるアダプティブ・ロジック・モジュール 5. インテル® Agilex™ 5 FPGA & SoCにおける内部エンベデッド・メモリー 6. インテル® Agilex™ 5 FPGA & SoCにおける可変精度DSP 7. インテル® Agilex™ 5 FPGA & SoCにおけるコア・クロック・ネットワーク 8. インテル® Agilex™ 5 FPGA & SoCにおける汎用I/O 9. インテル® Agilex™ 5 FPGA & SoCにおけるI/O PLL 10. インテル® Agilex™ 5 FPGA & SoCにおける外部メモリー・インターフェイス 11. インテル® Agilex™ 5 SoCにおけるハード・プロセッサー・システム 12. インテル® Agilex™ 5 FPGA & SoCにおけるFPGAトランシーバー 13. インテル® Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート 14. インテル® Agilex™ 5 FPGA & SoCのボール・エニウェア・パッケージ・デザイン 15. PCIe* を使用した インテル® Agilex™ 5 FPGA & SoC向けプロトコル経由コンフィグレーション 16. インテル® Agilex™ 5 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM 17. インテル® Agilex™ 5 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. インテル® Agilex™ 5 FPGA & SoCにおけるデバイス・セキュリティー 19. インテル® Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正 20. インテル® Agilex™ 5 FPGA & SoCの消費電力管理 21. インテル® Agilex™ 5 FPGA & SoC向けの インテル® のソフトウェアおよびツール 22. インテル® Agilex™ 5 FPGA & SoCデバイスの概要の改訂履歴
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6. インテル® Agilex™ 5 FPGA & SoCにおける可変精度DSP

インテル® Agilex™ 5 FPGA & SoCは、 AIテンソルブロックを備えた初のミッドレンジまたはエッジセントリック FPGAとして、エッジAIアプリケーションに最適な選択肢になっています。

単一のDSPブロックでのINT8動作の場合、 インテル® Agilex™ 5 FPGA & SoCにより、理論上のピークTOPSが向上します。

  • Dシリーズの場合: インテル® Stratix® 10 FPGAの最大2.5倍
  • Eシリーズの場合: Cyclone® V FPGAの最大37倍

演算密度の大幅な向上により14 インテル® Agilex™ 5 FPGA & SoCには、標準的なDSPブロックの同じフットプリントに、より多くの乗算器と累算器を搭載しています。

インテル® FPGA AIスイート (インテル® FPGA AI)では、新たなAI機能をサポートします。 インテル® FPGA AIスイートにより、Caffe、 PyTorch* TensorFlow* などの業界標準フレームワークからFPGAビットストリームへのプッシュボタン・フローが可能になります。

さらに、 インテル® Agilex™ 5 FPGA & SoCは、ハード固定小数点およびIEEE 754準拠の浮動小数点機能を持つ従来の インテル® FPGAの可変精度DSPアーキテクチャーも引き継いでいます。

固定小数点モードでは、DSPブロックをコンフィグレーションして、9×9から54×54までの精度で信号処理をサポートするようにできます。

  • 9×9乗算器の個数を増やし、各18×19乗算器に9×9乗算器を3個搭載
  • パイプライン・レジスターによるDSPブロックの最大動作周波数の向上と消費電力削減
  • scanin および chainout 信号により、乗算器の入力を動的に切り替え
  • 各DSPブロックを6つの9×9、デュアル18×19、またはシングル27×27乗算累積として個別にコンパイル

可変精度DSPでは、浮動小数点の加算、乗算、乗算加算、および乗算累積をサポートします。

  • 単精度32ビット演算FP32浮動小数点モード
  • 半精度 16ビット演算FP16およびFP19浮動小数点モード、およびBFLOAT16浮動小数点形式

専用の64ビット・カスケード・バスを使用すると、複数の可変精度DSPブロックをカスケード接続して、より高精度のDSP機能を効率的に実装できます。

表 13.   インテル® Agilex™ 5 FPGA & SoCにおける可変精度DSPブロックのコンフィグレーション次の表に示すのは、 インテル® Agilex™ 5 FPGA & SoCが、DSPブロック内または複数のDSPブロックを利用して異なる精度に対応する方法です。
乗算器 DSPブロックリソース使用率 想定アプリケーション
9×9ビット

可変精度DSPブロックの6分の1

(DSPブロック1個で9×9を6個サポート可能)

低精度固定小数点
18×19ビット 可変精度DSPブロックの2分の1 中精度固定小数点
27×27ビット 可変精度DSPブロック1個 高精度固定小数点
19×36ビット 可変精密DSPブロック1個 (外部加算器付き) 固定小数点高速フーリエ変換 (FFT)
36×36ビット 可変精密DSPブロック2個 (外部加算器付き) 超高精度固定小数点
54×54ビット 可変精密DSPブロック4個 (外部加算器付き) 倍精度固定小数点
半精度浮動小数点

可変精度DSPブロック1個

(FP16、FP19、またはBFLOAT16乗算器用の乗算器2個と累算器1個を含む)

半精度浮動小数点
単精度浮動小数点

可変精度DSPブロック1個

(FP32乗算器1個と累算器1個を含む)

単精度浮動小数点
AI Tensorブロック INT8×INT8乗算器10個のテンソル固定小数点および浮動小数点の2つの計算の合計 10要素ベクトル計算のテンソル内積
複素乗算モード

可変精度DSPブロック1個

(16×16 ± 16×16)

INT16複素乗算
14 演算密度は、任意のプロセスノードにおいて、1mm2 のシリコンにいくつのドット積を収めることができるかを示す指標です。