1. Agilex™ 5 FPGA & SoCの概要
2. Agilex™ 5 FPGA & SoCファミリープラン
3. 第2世代 Hyperflex® コア・アーキテクチャー
4. Agilex™ 5 FPGA & SoCにおけるアダプティブ・ロジック・モジュール
5. Agilex™ 5 FPGA & SoCにおける内部エンベデッド・メモリー
6. Agilex™ 5 FPGA & SoCにおける可変精度DSP
7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク
8. Agilex™ 5 FPGA & SoCにおける汎用I/O
9. Agilex™ 5 FPGA & SoCにおけるI/O PLL
10. Agilex™ 5 FPGA & SoCにおける外部メモリー・インターフェイス
11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム
12. Agilex™ 5 FPGA & SoCにおけるFPGAトランシーバー
13. Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート
14. Agilex™ 5 FPGA & SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン
15. PCIe* を使用した Agilex™ 5 FPGA & SoC向けプロトコル経由コンフィグレーション
16. Agilex™ 5 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM
17. Agilex™ 5 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション
18. Agilex™ 5 FPGA & SoCにおけるデバイス・セキュリティー
19. Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正
20. Agilex™ 5 FPGA & SoCの消費電力管理
21. Agilex™ 5 FPGA & SoCにおけるソフトウェアおよびツール
22. Agilex™ 5 FPGA & SoCデバイスの概要の改訂履歴
19. Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正
Agilex™ 5デバイスは堅牢なSEUエラー検出および訂正回路を備えており、コンフィグレーションRAM (CRAM) プログラミング・ビットおよびM20Kユーザーメモリーが保護されます。
CRAMを保護するために、統合ECCを備えたパリティーチェッカー回路が連続的に動作し、シングルビットまたはダブルビット・エラーを自動訂正し、高次のマルチビット・エラーを検出します。CRAMアレイの最適化された物理レイアウトにより、ほとんどのマルチビット・アップセットが独立したシングルビットまたはダブルビット・エラーとして表示されます。そのため、CRAM ECC回路によってこうしたエラーが自動訂正されます。
ユーザーメモリーにはECC回路も統合されています。また、エラーの検出および訂正のためにレイアウトも最適化されています。
完全なSEU緩和ソリューションを提供するために、ソフトIPと Quartus® Prime開発ソフトウェアでは、SEUエラー検出および訂正ハードウェアをサポートします。次のコンポーネントによって完全なソリューションが構成されています。
- CRAMおよびM20Kユーザー・メモリー・ブロックのハードエラー検出および訂正
- メモリーセルの物理レイアウトを最適化し、SEUの発生確率を最小化
- 感度処理ソフトIPにより、使用ビットまたは未使用ビットへのCRAMアップセットの影響の有無を報告
- Quartus® Prime開発ソフトウェアのサポート付きフォールト・インジェクション・ソフトIPステートによるテスト用RAMビットの変更
- Quartus® Prime開発ソフトウェアの階層タグ付け機能
- SDMおよびクリティカルなオンチップのステートマシン用のトリプルモジュラー冗長性 (TMR)
Agilex™ 5 FPGA & SoCでは、次のSEU緩和機能もサポートしています。
- 高速SEU検出通知。これは、LSMピンをファブリックに接続するIPを介して行われます。この通知により、報告されたSEUイベントの検出を、ファブリック・ソフト・ロジックによってより速く実行できます。その後で、SDMメールボックスを介してSEUの詳細を取得することができます。
- 自動訂正不可能なSEUエラーの外部スクラビング。スクラビング・ビットストリーム (最大1セクターの粒度) を作成して、SEUで破損したコンフィグレーション・ビットのスクラビングができます。このとき、デバイスの残りの部分はそのまま維持されます。
- シングルビットECCインジェクション、ECCエラー検出、コンフィグレーション・システムのメモリーに関するレポート。ECC検出ロジックをテストするには、ECCインジェクション・コマンドを発行し、ECCステータスの照会をSDMから行います。
さらに、 Agilex™ 5 FPGA & SoCは、FinFETベースの Intel® 7 テクノロジーをベースにビルドされています。FinFETトランジスターは、従来のプレーナ型トランジスターと比較して、SEUの影響を受けにくくなっています。