インテル® Cyclone® 10 LPデバイスの概要

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ID 683879
日付 5/08/2017
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Cyclone® 10 LPデバイスの概要
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Cyclone® 10 LP機能の概要 Cyclone® 10 LPで使用可能なオプション Cyclone 10 LPの最大リソース Cyclone 10 LPのパッケージプラン Cyclone 10 LPのI/Oバーティカル・マイグレーション ロジック・エレメントおよびロジック・アレイ・ブロック エンベデッド・マルチプライヤー エンベデッド・メモリー・ブロック クロッキングおよびPLL FPGAの汎用I/O コンフィグレーション 消費電力管理 Cyclone® 10 LPデバイスの概要 改訂履歴
Cyclone® 10 LPデバイスの概要

エンベデッド・マルチプライヤー

Cyclone® 10 LPデバイス内の各エンベデッド・マルチプライヤー・ブロックは、1つの個別18 × 18ビット・マルチプライヤーまたは2つの個別9 × 9ビット・マルチプライヤーをサポートします。このマルチプライヤー・ブロックをカスケード接続することで、より幅が広く深いロジック構造を形成することができます。

以下の方法で、エンベデッド・マルチプライヤー・ブロックの動作を制御することが可能です：

  • Quartus® PrimeのParameter Editorを使用して関連するIPコアをパラメーター化する
  • VHDLまたはVerilog HDLを使用してマルチプライヤーを直接的に推測する

Intelおよびパートナーは、 Cyclone® 10 LPデバイスに向けて以下のような一般的なDSP IPを提供しています。

  • 有限インパルス応答 (FIR)
  • 高速フーリエ変換 (FFT)
  • 数値制御オシレーター (Numerically Controlled Oscillator: NCO) 機能

ストリームライン化されたDSPデザインフローに対しては、DSP BuilderツールはMathWorksおよびMATLABデザイン環境を使用して Quartus® Prime開発ソフトウェアを統合します。

レベル 2 の表題