インテル® Cyclone® 10 GX デバイス・データシート

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ID 683828
日付 5/08/2017
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ドキュメント目次
ドキュメント目次 x
Cyclone® 10 GX デバイス・データシート
Cyclone® 10 GX デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/O タイミング プログラマブルIOE 遅延 用語集 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC 特性 I/O 規格仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源動作条件
DC 特性 x
消費電流と消費電力 I/O ピンのリーク電流 バスホールド特性 OCT キャリブレーション精度仕様 キャリブレーションなしのOCT 抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O 規格仕様 x
シングルエンドI/O 規格の仕様 シングルエンドSSTL、HSTL およびHSUL I/O リファレンス電圧仕様 シングルエンドSSTL、HSTL、およびHSUL I/O 規格信号仕様 差動SSTL I/O 規格の仕様 差動HSTL I/Oおよび差動HSUL I/O 規格の仕様 差動I/O 規格の仕様
スイッチング特性 x
トランシーバー性能仕様 コア性能の仕様 ペリフェラル性能の仕様
トランシーバー性能仕様 x
Cyclone® 10 GX デバイスにおけるトランシーバー性能仕様 Cyclone® 10 GX デバイスにおける高速シリアル・トランシーバー-ファブリック・インターフェイスの性能 Cyclone® 10 GX デバイスにおけるトランシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLL 仕様 DSP ブロック仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLL 仕様 x
フラクショナルPLL 仕様 I/O PLL 仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル性能の仕様 x
高速I/O の仕様 DPA ロック時間の仕様 LVDS ソフトCDR/DPA 正弦ジッター許容値仕様 ハード・メモリー・コントローラーでサポートされるメモリー規格 DLL 範囲の仕様 DQS ロジックブロック仕様 メモリー出力クロックジッターの仕様 OCT キャリブレーション・ブロック仕様
コンフィグレーションの仕様 x
POR の仕様 JTAG コンフィグレーション・タイミング FPP コンフィグレーション・タイミング AS コンフィグレーション・タイミング AS コンフィグレーション・スキームにおけるDCLK 周波数仕様 PS コンフィグレーション・タイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPP コンフィグレーション・タイミング x
FPP コンフィグレーションのDCLK-DATA[ ]比（r） DCLK-DATA[ ] = 1 の場合のFPP コンフィグレーション・タイミング DCLK-DATA[ ] >1 の場合のFPP コンフィグレーション・タイミング
Cyclone® 10 GX デバイス・データシート

高速I/O の仕様

表 37.   Cyclone® 10 GX デバイスにおける高速I/O の仕様—暫定仕様

シリアライザー/デシリアライザー（SERDES）の係数J = 3〜10の場合は、SERDES ブロックを使用します。

LVDS アプリケーションでは、整数PLL モードでPLL を使用する必要があります。

リンクタイミング収束解析を実行することにより、レシーバーの残りのタイミングマージンを計算する必要があります。残りのタイミングマージンを決定するには、ボードのスキューマージン、トランスミッタのチャネル間スキュー、およびレシーバーのサンプリング・マージンを考慮する必要があります。

Cyclone® 10 GX デバイスは、すべてのI/O バンクで真のLVDS 出力バッファータイプを使用して、次の出力規格をサポートしています。
  • 最高360 Mbps のデータレートを備えた真のRSDS 出力規格
  • 最大400 Mbps のデータレートを備えた真のmini-LVDS 出力規格
シンボル 条件 –E5、–I5 –E6、–I6 単位
Min Typ Max Min Typ Max
fHSCLK_in （入力クロック周波数）真の差動I/O 規格 クロックブースト係数 W = 1 ～ 40 49 10 — 700 10 — 625 MHz
fHSCLK_in （入力クロック周波数）シングルエンドI/O 規格 クロックブースト係数 W = 1 ～ 4049 10 — 625 10 — 525 MHz
fHSCLK_OUT（出力クロック周波数） — — — 700 50 — — 625 50 MHz
トランスミッタ 真の差動I/O 規格：fHSDR（データレート） 51 SERDES 係数J = 4 ～ 10 52 53 54 54 — 1434 54 — 1250 Mbps
SERDES 係数J = 352 53 54 54 — 1076 54 — 938 Mbps
SERDES 係数J = 2、DDR レジスター使用 54 — 275 55 54 — 250 55 Mbps
SERDES 係数J = 1、DDR レジスター使用 54 — 275 55 54 — 250 55 Mbps
tx Jitter ：真の差動I/O 規格 データレートの合計ジッター、600 Mbps ～ 1.6 Gbps — — 200 — — 250 ps
データレートの合計ジッター、< 600 Mbps — — 0.12 — — 0.15 UI
tDUTY 56 差動I/O 規格のTX 出力クロック・デューティサイクル 45 50 55 45 50 55 ％
tRISE とtFALL　 53 57 真の差動I/O 規格 — — 180 — — 200 ps
TCCS 56 51 真の差動I/O 規格 — — 150 — — 150 ps
レシーバー 真の差動I/O 規格：fHSDRDPA（データレート） SERDES 係数J = 4 ～ 1052 53 54 150 — 1434 150 — 1250 Mbps
SERDES 係数J = 352 53 54 150 — 1076 150 — 938 Mbps
fHSDR（データレート）（DPA なし） 51 SERDES 係数J = 3 ～ 10 54 — 58 54 — 58 Mbps
SERDES 係数J = 2、DDR レジスター使用 54 — 55 54 — 55 Mbps
SERDES 係数J = 1、DDR レジスター使用 54 — 55 54 — 55 Mbps
DPA（FIFO モード） DPA ランレングス — — — 10000 — — 10000 UI
DPA（ソフトCDR モード） DPA ランレングス SGMII/GbE プロトコル — — 5 — — 5 UI
他のすべてのプロトコル — — 208 UI あたり50 データ遷移 — — 208 UI あたり50 データ遷移 —
ソフトCDR モード ソフトCDR のPPM 許容差 — — — 300 — — 300 ± ppm
非DPA モード サンプリング・ウィンドウ — — — 300 — — 300 ps
49 クロックブースト係数(W)は、入力データレートと入力クロックレートの比です。
50 これは、PHY クロック・ネットワークを使用することによって達成されます。
51 PCB のトレース長に合わせてパッケージのスキューを補正する必要があります。
52 Fmax の仕様は、シリアルデータに使用される高速クロックに基づいています。インターフェイスFmax は、デザインに依存し、タイミング解析を必要とするパラレル・クロック・ドメインにも依存します。
53 VCC とVCCP は、チップとチップ間のインターフェイス用に5 pF の最大負荷と電力層を合わせたものでなければなりません。
54 最小仕様は、使用するクロックソース（PLL、クロックピンなど）とクロック・ルーティング・リソース（グローバル、リージョナル、ローカル）によって異なります。I/O 差動バッファーとシリアライザーには最小トグルレートがありません。
55 デザインのタイミングを閉じることができ、信号の完全性がインターフェイスの要件を満たしている場合に限り、理想的な最大データレートは、SERDES 係数（J） × PLL の最大出力周波数（fOUT）です。
56 DIVCLK = 1 には適用されません。
57 これはデフォルトのプリエンファシスとVOD　設定にのみ適用されます。
58 リンクタイミング収束解析を実行することにより、非DPA モードの達成可能な最大データレートを推定できます。サポートされる最大データレートを決定するには、ボードのスキューマージン、トランスミッタの遅延マージン、およびレシーバーのサンプリング・マージンを考慮する必要があります。
レベル 2 の表題