インテル® Cyclone® 10 GX デバイス・データシート

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ID 683828
日付 5/08/2017
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ドキュメント目次
ドキュメント目次 x
Cyclone® 10 GX デバイス・データシート
Cyclone® 10 GX デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/O タイミング プログラマブルIOE 遅延 用語集 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC 特性 I/O 規格仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源動作条件
DC 特性 x
消費電流と消費電力 I/O ピンのリーク電流 バスホールド特性 OCT キャリブレーション精度仕様 キャリブレーションなしのOCT 抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O 規格仕様 x
シングルエンドI/O 規格の仕様 シングルエンドSSTL、HSTL およびHSUL I/O リファレンス電圧仕様 シングルエンドSSTL、HSTL、およびHSUL I/O 規格信号仕様 差動SSTL I/O 規格の仕様 差動HSTL I/Oおよび差動HSUL I/O 規格の仕様 差動I/O 規格の仕様
スイッチング特性 x
トランシーバー性能仕様 コア性能の仕様 ペリフェラル性能の仕様
トランシーバー性能仕様 x
Cyclone® 10 GX デバイスにおけるトランシーバー性能仕様 Cyclone® 10 GX デバイスにおける高速シリアル・トランシーバー-ファブリック・インターフェイスの性能 Cyclone® 10 GX デバイスにおけるトランシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLL 仕様 DSP ブロック仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLL 仕様 x
フラクショナルPLL 仕様 I/O PLL 仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル性能の仕様 x
高速I/O の仕様 DPA ロック時間の仕様 LVDS ソフトCDR/DPA 正弦ジッター許容値仕様 ハード・メモリー・コントローラーでサポートされるメモリー規格 DLL 範囲の仕様 DQS ロジックブロック仕様 メモリー出力クロックジッターの仕様 OCT キャリブレーション・ブロック仕様
コンフィグレーションの仕様 x
POR の仕様 JTAG コンフィグレーション・タイミング FPP コンフィグレーション・タイミング AS コンフィグレーション・タイミング AS コンフィグレーション・スキームにおけるDCLK 周波数仕様 PS コンフィグレーション・タイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPP コンフィグレーション・タイミング x
FPP コンフィグレーションのDCLK-DATA[ ]比（r） DCLK-DATA[ ] = 1 の場合のFPP コンフィグレーション・タイミング DCLK-DATA[ ] >1 の場合のFPP コンフィグレーション・タイミング
Cyclone® 10 GX デバイス・データシート

DCLK-DATA[ ] >1 の場合のFPP コンフィグレーション・タイミング

表 49.   Cyclone® 10 GX デバイスにおけるDCLK-DATA[ ]比が>1 の場合のFPP タイミング・パラメーター-暫定仕様以下のタイミング・パラメーターは、圧縮復元機能およびデザイン・セキュリティー機能が使用されている時に利用してください。
シンボル パラメーター Min Max 単位
tCF2CD nCONFIG Low からCONF_DONE Low 480 1,440 ns
tCF2ST0 nCONFIG Low からnSTATUS Low 320 960 ns
tCFG nCONFIG Low パルス幅 2 — μs
tSTATUS nSTATUS Low パルス幅 268 3,000 66 μs
tCF2ST1 nCONFIG High からnSTATUS High — 3,000 66 μs
tCF2CK 67 nCONFIG High からDCLK の最初の立ち上がりエッジ 3,010 — μs
tST2CK 67 nSTATUS High からDCLK の最初の立ち上がりエッジ 10 — μs
tDSU DCLK の立ち上がりエッジ前のDATA[ ]セットアップ時間 5.5 — ns
tDH DCLK の立ち上がりエッジ後のDATA[ ]ホールド時間 N–1/fDCLK 68 — s
tCH DCLK High 時間 0.45 × 1/fMAX — s
tCL DCLK Low 時間 0.45 × 1/fMAX — s
tCLK DCLK 周期 1/fMAX — s
fMAX DCLK 周波数（FPP ×8/×16/×32） — 100 MHz
tR 入力立ち上がり時間 — 40 ns
tF 入力立ち下がり時間 — 40 ns
tCD2UM CONF_DONE High からユーザーモード69 175 830 μs
tCD2CU CONF_DONE High からCLKUSR イネーブル 4 × 最大DCLK 周期 — —
tCD2UMC CONF_DONE High からCLKUSR オプションがオンのユーザーモード tCD2CU + （600 × CLKUSR 周期） — —
関連情報
66 この値は、nCONFIG またはnSTATUS のLow パルス幅を拡張してコンフィグレーションを遅延させない場合に得ることができます。
67 nSTATUS がモニターされている場合は、tST2CK 仕様に従ってください。nSTATUS がモニターされない場合は、tCF2CK 仕様に従ってください。
68 N はDCLK-DATA の比で、fDCLK はシステムが動作しているDCLK 周波数です。
69 最小値と最大値は、デバイスを初期化するためのクロックソースとして内部オシレーターが使用される場合にのみ適用されます。
レベル 2 の表題