用語集
| 用語 | 定義 |
|---|---|
| 差動I/O 規格 | レシーバーの入力波形
トランスミッタの出力波形
|
| fHSCLK | I/O PLL 入力クロック周波数 |
| fHSDR | 高速I/O ブロック：LVDSの最大/最小データ転送レート（fHSDR = 1/TUI）、DPA なし |
| fHSDRDPA | 高速I/O ブロック：LVDSの最大/最小データ転送レート（fHSDR = 1/TUI）、DPA あり |
| J | 高速I/O ブロック：デシリアライゼーション・ファクター（パラレル・データ・バスの幅） |
| JTAG タイミング仕様 | JTAG タイミング仕様
|
| RL | レシーバー差動入力ディスクリート抵抗（ Cyclone® 10 GX デバイスの外部） |
| サンプリング・ウィンドウ（SW） | タイミングダイアグラム：データが正しくキャプチャーされるために有効でなければならない期間。セットアップ時間とホールド時間は、サンプリング・ウィンドウ内の理想的なストローブ位置を決定します。
|
| シングルエンド電圧リファレンス形式のI/O 規格 | SSTL とHSTL I/O のJEDEC 規格は、AC とDC の両方の入力信号値を定義しています。AC 値は、レシーバーがそのタイミング仕様を満たさなければならない電圧レベルを示します。DC 値は、レシーバーの最終的なロジック状態が明白に定義されている電圧レベルを示します。レシーバー入力がAC 値を超えた後、レシーバーは新しいロジック状態に変化します。 入力がDC しきい値を超えていれば、新しいロジック状態が維持されます。このアプローチは、入力波形のリンギングの存在下で予測可能なレシーバータイミングを提供することを意図しています。 シングルエンド電圧リファレンス形式のI/O 規格
|
| tC | 高速レシーバー/トランスミッタの入力および出力クロック周期 |
| TCCS（チャネル間スキュー） | 同じPLL によってドライブされるチャネル全体のtCO のばらつきやクロックスキューを含む、最速の出力エッジと最低速の出力エッジ間のタイミング差。クロックはTCCS 測定に含まれます（この表のSW のタイミングダイアグラム図を参照）。 |
| tDUTY | 高速I/O ブロック：高速トランスミッタ出力クロック上のデューティサイクル |
| tFALL | 信号のHigh からLow への遷移時間（80～20%） |
| tINCCJ | PLL クロック入力のサイクル間ジッター許容値 |
| tOUTPJ_IO | PLL でドライブされるGPIO の周期ジッター |
| tOUTPJ_DC | PLL でドライブされる専用クロック出力の周期ジッター |
| tRISE | 信号のLow からHigh への遷移時間（20～80%） |
| TUI（Timing Unit Interval） | スキュー、伝播遅延、およびデータ・サンプリング・ウィンドウのために許容されるタイミングバジェット。（TUI = 1/（レシーバー入力クロック周波数の逓倍係数）= tC/w） |
| VCM(DC) | DC コモンモード入力電圧 |
| VICM | コモンモード入力電圧：レシーバーにおける差動信号のコモンモード |
| VID | 入力差動電圧振幅：レシーバーにおける差動伝送の正導体と相補導体間の電圧の差 |
| VDIF(AC) | AC 差動入力電圧：スイッチングに必要な最小AC 入力差動電圧 |
| VDIF(DC) | DC 差動入力電圧：スイッチングに必要な最小DC 入力差動電圧 |
| VIH | 電圧入力High：デバイスがロジックHigh として受け入れる、入力に印加される最小正電圧 |
| VIH(AC) | 入力High レベルAC 電圧 |
| VIH(DC) | 入力High レベルDC 電圧 |
| VIL | 電圧入力Low：デバイスがロジックLow として受け入れる、入力に印加される最大正電圧 |
| VIL(AC) | 入力Low レベルAC 電圧 |
| VIL(DC) | 入力Low レベルDC 電圧 |
| VOCM | 出力コモンモード電圧：トランスミッタにおける差動信号のコモンモード |
| VOD | 出力差動電圧振幅：トランスミッタにおける差動伝送ラインの正導体と相補導体間の電圧の差 |
| VSWING | 差動入力電圧 |
| VIX | 入力差動クロスポイント電圧 |
| VOX | 出力差動クロスポイント電圧 |
| W | 高速I/O ブロック：クロック・ブースト・ファクター |