インテル® Quartus® Prime 開発ソフトウェア・プロおよびスタンダード・エディション・ユーザー・ガイド
プロ・エディションおよびスタンダード・エディションのコレクションの各ユーザーガイドは、特定のトピックを取り上げており、デザインを完成させるために必要な情報を簡単かつ効率的に見つけることができるように設計されています。
または、適用可能なすべてのユーザーガイドをまとめた単一のPDFをダウンロードして、ユーザーガイド間の検索と1回のダウンロードすることもできます。
数 | ユーザーガイド・タイトル | エディション | 詳細 |
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1. | スタートガイド | インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの基本機能、ファイル、デザインフローを紹介します。これには、インテル® Quartus® Prime ソフトウェア・プロ・エディションのプロジェクトと Intellectual Property (IP) の管理、初期デザイン・プランニングの検討事項、以前のソフトウェア・バージョンからのプロジェクトの移行が含まれます。 | |
2. | プラットフォーム・デザイナー | カスタマイズされた IP コアのプロジェクトへの統合を簡略化するシステム統合ツールであるプラットフォーム・デザイナーを使用して、システムの作成と最適化を行う方法について説明します。プラットフォーム・デザイナーは、IP 機能とサブシステムを接続するためのインターコネクト・ロジックを自動的に生成します。 | |
3. | デザインに関する推奨事項 | インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションを使用して FPGA をデザインする際のベスト・デザイン・プラクティスについて説明します。HDL のコーディング・スタイルやシンクロナス・デザインの手法は、デザインのパフォーマンスに大きな影響を及ぼします。推奨される HDL コーディング・スタイルに従うことで、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのソフトウェア論理合成は、デザインをハードウェアに最適な仕方で実装できます。 | |
4. | コンパイラー | インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・コンパイラーの全ステージでセットアップ、実行、最適化を行う方法を説明します。コンパイラーは、デバイス・プログラミング・ファイルを生成する前に、デザインの論理合成、配置、および配線を行います。 | |
5. | デザイン最適化 | インテル® FPGA で最高のデザイン・パフォーマンスを実現するために使用できるインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの設定、ツール、手法について説明します。手法には、デザイン・ネットリストの最適化、リタイミングやタイミング・クロージャーを制限するクリティカル・チェーンへの対応、デバイスリソース使用量の最適化が含まれます。 | |
6. | プログラマー | インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのソフトウェア・プログラマーの操作について説明します。これを使用すると、インテル® FPGA ダウンロード・ケーブルによる接続を介して、インテル® FPGA の構成、CPLD やコンフィグレーション・デバイスのプログラミングを行うことができます。 | |
7. | ブロックベース・デザイン | モジュラー・デザイン・フローや階層デザインフローと呼ばれるブロックベースのデザインフローについて説明します。これらの高度なフローにより、デザインブロック (または階層デザイン・インスタンスを構成するロジック) をプロジェクト内に保存したり、他のプロジェクトでデザインブロックを再利用したりできます。 | |
8. | パーシャル・リコンフィグレーション | パーシャル・リコンフィグレーションについて説明します。パーシャル リコンフィギュレーションとは、残りの FPGA デザインを機能させつつ、FPGA の一部を動的に再構成することができる高度なデザインフローです。特定のデザインリージョンに複数のペルソナを定義しても、他の領域の運用に影響を与えることはありません。 | |
9. | サードパーティー・シミュレーション | Aldec*、Cadence*、Mentor Graphics*、Synopsys* のサードパーティー・シミュレーション・ツールによる RTL およびゲートレベルのデザイン・シミュレーションのサポートについて説明します。これにより、デバイス・プログラミング前にデザインの動作を検証することが可能になります。シミュレーターのサポート、シミュレーション・フロー、インテル® FPGA IP のシミュレーションが含まれます。 | |
10. | サードパーティー合成 | Mentor Graphics や Synopsys による、サードパーティ論理合成ツールでのデザインのオプション論理合成のサポートについて説明します。デザインフローのステップ、生成されたファイルの説明、論理合成のガイドラインが含まれます。 | |
11. | デバッグツール | デザインのリアルタイム検証に対応した、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのインシステム・デバッグ・ツールのポートフォリオについて説明します。これらのツールは、デザイン内の信号をデバッグ・ロジックにルーティング (タッピング) することで可視性を提供します。これらのツールには、システムコンソール、シグナルタップ・ロジック・アナライザー、トランシーバー・ツールキット、インシステム・メモリー・コンテンツ・エディター、インシステム・ソース & プローブエディターが含まれます。 | |
12. | タイミング・アナライザー | 基本的なスタティック・タイミング解析の原理と、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・タイミング・アナライザーの使い方を説明しています。タイミング・アナライザーは、業界標準の制約、解析、レポート手法を使用してデザイン内のすべてのロジックのタイミング・パフォーマンスを検証する強力な ASIC スタイルのタイミング解析ツールです。 | |
13. | 電力解析 & 最適化 | デバイスの消費電力を正確に見積もることができる、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの電力解析ツールについて説明します。デバイスの消費電力を見積もって消費電力要件を作成し、電源、電圧レギュレータ、ヒートシンク、冷却システムをデザインします。 | |
14. | デザインの制約 | ピン・アサインメント、デバイスオプション、ロジックオプション、タイミング制約など、コンパイラーによるデザインの実装方法に影響を及ぼすタイミングおよびロジック制約について説明します。インターフェイス・プランナーを使用して、インターフェイス実装のプロトタイプ作成、クロックの計画、および合法的デバイス・フロアプランの迅速な定義を行います。ピンプランナーを使用して、すべての I/O 割り当ての視覚化、変更、および検証をターゲットデバイスのグラフィカル表示で行えます。 | |
15. | PCB デザインツール | Mentor Graphics および Cadence による、オプションのサードパーティー PCB デザインツールのサポートについて説明します。また、HSPICE や IBIS モデルによる信号インテグリティー分析やシミュレーションに関する情報も含まれます。 | |
16. | スクリプティング | インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの制御、およびプロジェクトの管理、制約の指定、コンパイルあるいはタイミング解析の実行、レポートの生成などの幅広い機能を実行するための Tcl およびコマンドライン・スクリプトの使用について説明します。 |