インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約

ID 683143
日付 4/03/2023
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ドキュメント目次

1. デザインの制約

更新対象:
インテル® Quartus® Prime デザインスイート 23.1
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。
指定したデザインの制約、割り当て、およびロジックオプションは、 インテル® Quartus® Primeのコンパイラーがデザインを実装する方法に影響を与えます。 コンパイラーは、制約を満たす方法でロジックを合成して配置を試みます。さらに、デザインの制約は、タイミング・アナライザーとパワー・アナライザーが合成、配置、配線に与える影響にも影響を与えます。

GUIでスクリプトを使用して、または制約を格納するファイルで直接、デザインの制約を指定できます。 インテル® Quartus® Prime開発ソフトウェアは、GUIで指定した制約を次のファイルに保存します。

  • インテル® Quartus® Prime Settingsファイル (<project_directory>/<revision_name>.qsf) - プロジェクトの現在のリビジョンに対するプロジェクト全体およびインスタンスレベルの割り当てがTcl構文で含まれています。プロジェクトの各リビジョンには、個別の .qsf ファイルがあります。
  • Synopsys* Design Constraintsファイル (<project_directory>/<revision_name>.sdc) - タイミング・アナライザーは、業界標準の Synopsys* Design Constraint形式を使用し、それらの制約を .sdc ファイルに格納します。
.qsf ファイルと .sdc ファイルの構文を手続き型Tclと組み合わせることで、いくつかの異なる設定のイタレーション、制約の変更、およびリコンパイルを自動化できます。

このバージョンの新機能

  • インテルQuartus Prime開発ソフトウェア・プロ・エディションの現在のバージョンは、Intel Agilex® 7 MシリーズFPGAのみをターゲットとするデザインのHard Memory Network-on-Chip (NoC) をサポートするようになりました。インターフェイス・プランナーNoCツールのフロー およびNoC Assignment EditorでのNoC制約の指定 を参照してください。
  • このドキュメント全体に反映されているとおり、Intel Agilexデバイスファミリーには複数のメンバーが含まれるようになりました。