FPGA デザイン・ソフトウェア・リソースセンター
ページにリンクされているFPGAソフトウェア・リソースは、FPGAデザインフローに従って機能領域に分割されています。
| リソースセンター | 詳細 |
|---|---|
| インテル® FPGA ライセンス・サポートセンター | ライセンスプロセスをガイドし、FPGAを最大限に活用するのに役立つ手順。新規ユーザーでも既存ユーザーでも、このページでは、すばやく開始するためのすべての重要な情報を提供します。 |
| インテル® Quartus® Prime および Quartus® II ソフトウェア・スクリプティングのサポート | コマンドラインおよびツールコマンド言語 (Tcl) スクリプト・デザイン・フローの包括的なスクリプティング・サポートを含むリソースを提供します。 |
| I/O マネジメントおよびボード開発サポートセンター | 初期の I/O 計画とサインオフのためのドキュメント、トレーニング、ツールを提供します。 |
| デザイン・エントリーおよびプランニング・リソース・センター | デザインのプランニングと構築のガイドライン、デザイン内でのメタスタビリティーの管理、そしてデザイン成果の品質に大きく影響する可能性のある HDL コーディング・スタイルについての詳細を示します。 |
| 合成およびネットリスト・ビューアー・リソース・センター | 高度な統合合成および他のサードパーティー製合成ツールとのインターフェイスに関するドキュメントを提供します。 |
| インクリメンタル・コンパイル・リソースセンター | 高密度FPGAs向けのインクリメンタル・デザイン手法を含むインクリメンタル・コンパイル機能について説明します。 |
| 最適化サポート・リソース | リソース使用を削減してタイミングを近づけ、コンパイル時間を短縮するためのパフォーマンス向上に役立つデザイン最適化の手順を説明します。 |
| 早期消費電力推定装置 (EPE) および消費電力アナライザー | 早期消費電力推定装置、インテル® FPGA Power and Thermal Calculator、消費電力アナライザーにより、消費電力の見積りが可能です。 |
| タイミング・アナライザー・リソース・センター | タイミング・アナライザーは、業界標準の Synopsys® Design Constraints (SDC) フォーマットをサポートする ASIC 対応のスタティック・タイミング・アナライザーです。 |
| クラシック・タイミング・アナライザー・リソースセンター | Quartus®® II ソフトウェアの手順を提供します。強力な機能と使いやすさが組み合わされたクラシック・タイミング・アナライザーが含まれています。 |
| オンチップ・デバッグ・リソース・センター | オンチップ・デバッグ・ツールに関して利用可能なドキュメントへのリンクを提供します。オンチップ・デバッグ・ツールにより、デザインの内部ノードのリアルタイム・キャプチャーが可能になり、外部機器を使用せずにデザインをすばやく検証できます。 |
| EDA ツールのサポート・リソースセンター |
インテル® EDA エコシステムを利用することで、インテル® FPGAs の設計、検証、システムへの統合®を行う上でさまざまな支援を得ることができます。 |