概要
インテルの 10Gbps イーサネット・ハードウェア・デモンストレーションのリファレンス・デザインは、インテル® FPGA 内に 10Gbps イーサネット (10GbE) ベースのデザインを実装し、システムのさまざまなセクションを通じ、リアルタイムでネットワーク・トラフィックを監視する、迅速な方法を提供します。また、このデザインは、メディアアクセス・コントローラー (MAC) 機能、および標準商用市販 10GbE SFP+ プラグ可能 光モジュール、または SFP+ 一体型銅ケーブルアセンブリーを使用した、10GbE ベースのシステムの運用検証に役立ちます。10GbE MAC は UNCH-IOL によって検証されています。
リファレンス・デザインは、インテル® 10GbE MAC および XAUI PHY Intel® FPGA IP 機能で構築され、インテル® FPGA 内に、1 つの 10GbE XAUI ポートを実装する 4 つの 3.125ギガビット (Gb) シリアル・トランシーバーを搭載します。XAUI ポートが デュアル XAUI で SFP+ 高速メザニンカード (HSMC) (Terasic 提供) に変換されることで、10Gbps シリアル・イーサネットが、ローコストな SFP+ 光プラグ可能モジュールまたは SFP+ 一体型ケーブル・アセンブリーを介した、ネットワーク・インターフェイスを提供します。
このリファレンス・デザインでは、図 1 に示されているとおり、多くのループバック・ハードウェア構成でローコスト SPF+ インターフェイスを用いて、10GbE MAC インテル® FPGA IP 機能の操作パフォーマンスを、最大ワイヤースピードまで上げます。
機能
- 10GbE MAC および XAUI PHY インテル® FPGA IP 機能のインスタンスを 1 つ紹介します。XAUI モードでの 10GbE 操作をサポートし、ローコストな SFP+ 光モジュールまたは銅インターフェイスを使用します。10GbE MAC および XAUI PHY インテル® FPGA IP についての詳細は、10Gbps イーサネット MAC インテル® FPGA IP 機能ユーザーガイド (PDF) およびトランシーバー PHY IP コア・ユーザーガイド (PDF) を参照してください。
- 10GbE 操作を制御、テスト、モニタリングする、データパスのさまざまなポイントにあるシステム・ループバック。
- ループ A: XGMII インターフェイス・ローカル・ループバック
- ループ B: FPGA シリアル物理媒体接続 (PMA) インターフェイス・ローカル・ループバック
- ループ C: Broadcom BCM8727 XGXS ループバック
- ループ D: Broadcom BCM8727 PMA シリアル・ループバック
- ループ E: 外部 SFP+ 光ケーブル・ループバック
- 各バーストで構成可能なパケット数、ペイロードデータ・タイプ、およびペイロードサイズによる、順次ランダム・バースト・テスト。疑似ランダム・バイナリー・シーケンス (PRBS) ジェネレーターは、固定増分またはランダム・シーケンスで、ペイロードデータ・タイプを生成します。
- PRBS ジェネレーターおよびモニター、MAC 送信機 (TX)、ならびに受信機 (RX) のパケット統計。
- MAC が送受信するさまざまなフレーム長ごとのパケット分類。
- トラフィック・モニターが受信するトラフィックのスループット測定。
- Tcl ベースのシステム・コンソール・ユーザー・インターフェイスにより、テストを動的に制御し、このリファレンス・デザインの任意のレジスターを構成および監視可能。
実証済みのインテル FPGA テクノロジー
- Stratix® IV GX FPGA
- 10Gbps イーサネット MAC インテル® FPGA IP 機能
- XAUI PHY インテル® FPGA IP 機能
- Avalon® システム・インターコネクト
ハードウェア要件
ソフトウェアの要件
Quartus® II ソフトウェア・バージョン 11.0、以下の機能対応:
デュアル XAUI から SFP+ HSMC ボードは、Terasic から入手できます。