インテル® Quartus® Prime 開発ソフトウェア・スイート
直感的でハイパフォーマンスなデザイン環境。
概要
革新的なインテル® Quartus® Prime 開発ソフトウェアは、デザインエントリー、論理合成から最適化、検証、そしてシミュレーションまで、インテル® FPGA、SoC、および Complex Programmable Logic Device (CPLD) のデザインに必要なすべてを備えています。数百万個のロジックエレメントを搭載する大幅に向上した最新デバイスは、設計者に対し次世代デザイン設計の要求を満たす最適なプラットフォームを提供します。
詳細については、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのクイックスタートおよびインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのスタートガイドを参照してください。
機能とダウンロード
インテル® Quartus® Prime 開発ソフトウェアの各エディションの比較は、スタートガイドのページを参照してください。
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションは、インテル® Agilex™ デバイスファミリー、インテル® Stratix® 10 デバイスファミリー、インテル® Arria® 10 デバイスファミリー、インテル® Cyclone® 10 GX デバイスファミリーなど、次世代 FPGA および SoC の先進的な機能をサポートするように最適化されています。
インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションは以前からのデバイスファミリーおよびインテル® Cyclone® 10 LP FPGA デバイスファミリーに対する広範囲なサポートを含みます。
インテル® Quartus® Prime 開発ソフトウェア・ライト・エディション
インテル® Quartus® Prime 開発ソフトウェア・ライト・エディションは、量産デバイスファミリーへの最適なエントリーポイントとして、ライセンスファイルを必要としない無償ダウンロードで利用できます。
v21.1 の新機能
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.1 は次の最新 FPGA ファミリーをサポートします。
インテル® Agilex™ FPGA
インテル® Agilex™ FPGA ファミリーは、ヘテロジニアス 3D システムインパッケージ (SiP) テクノロジーを採用し、10nm SuperFin テクノロジーをベースにしたインテル初の FPGA ファブリックと第 2 世代インテル® Hyperflex™ FPGA アーキテクチャーを統合しています。データセンター、ネットワーキング、エッジ・コンピューティングのアプリケーションにおいて、最大 45% のパフォーマンス向上 (GEOMEAN 値とインテル® Stratix® 10 との比較)1 または最大 40% の消費電力削減1を可能にします。インテル® Agilex™ SoC FPGA は、クアッドコア Arm Cortex-A53 プロセッサーを搭載することにより、高いシステム統合を実現します。
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.1 は、電力とパフォーマンスの要件を満たし、全体的な開発作業を軽減するのに役立つ直感的な設計環境です。v21.1 の機能は次のとおりです。
- インテル® Agilex™ FPGA のパワー、パフォーマンス、ランタイム、メモリー、ロジックの利用効率が向上
- 新しく改良された合成、クロックドメインの交差 (CDC)、ドメインの交差のリセット (RDC)、およびタイミングに関するデザイン・アシスタントのデザインルール
- デザイン・ルール・チェック (DRC) の階層グルーピング
- ルール・タギングとフィルタリング
- DRC 時の除去メカニズム
- 静的タイミング分析、デザインの終息、合成、および未定義エンティティーのレポートの使い勝手を改善
- レポートのためにクロスプローブとランタイムを改善
- ファイル中の SDC 制約を特定
- シグナルタップ・ロジック・アナライザーでのフィット後のタップ対象に対する ECO コンパイルを高速化
- フロー再開機能
- 高解像度モニター向けに GUI の表示を強化
- Nios® II プロセッサーを使用したイーサネットまたは PCI Express 経由のリモートデバッグ
- レジスタ転送レベル (RTL) 開発向けデバッグ機能 (ベータ版) のためのマーク信号
- Questa* - Intel® FPGA Edition ソフトウェア (ベータ評価版)
- 次を含む IP の更新
- PCI Express*
- Interlaken
- JESD
- トランシーバー
- CPRI
- ORAN
- イーサネット
デザイン・アシスタントの概要
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの新しいデザイン・アシスタント・ツールの概要を説明します。
デザイン・アシスタントによるタイミング・クロージャー
デザイン・アシスタントのタイミング・クロージャーのルールは、タイミング違反を検知し、迅速な収束をもたらすのに役立ちます。
デザイン・アシスタントをさらに活用
ニーズに合わせて、デザイン・アシスタントのルールをフィルターし、カスタマイズする方法を説明します。
仮想ピンの使用
仮想ピンを利用すれば、デバイスよりも多くの I/O を持つ未完成のデザインでリソースの推定値を得ることができます。
バック・アノテーションの概要
1 つのコンパイルしたものから大規模ブロック配置を保存し、将来的なコンパイルの基点として使用します。
無料のハンズオン・トレーニング
インストラクターが指導する無償クラスに登録しましょう。FPGA のデザインスキルを強化するハンズオン・トレーニングを提供します。
- インテル® Quartus® Prime 開発ソフトウェア: 基礎
- インテル® Stratix® 10 およびインテル® Agilex™ SoC FPGA の使用
- プラットフォーム・デザイナー・システム統合ツールの概要
- インテル® Quartus® 開発ソフトウェアのデバッグ・ツール
- インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションによるタイミング・クロージャー
- インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのタイミング分析
- インテル® SoC FPGA の使用
- Verilog HDL の概要
- 高度な Verilog HDL デザイン手法
- その他多数
ドキュメントとサポート
インテル® Quartus® Prime 開発ソフトウェアに関する技術ドキュメント、ビデオ、トレーニング・コースを用意しています。
インテル® FPGA のデザインツールとソフトウェア
インテルによるその他の FPGA デザインツールやリソースを参照してください。OpenCL および OpenCL ロゴは Apple Inc. の商標であり、Khronos の許可を得て使用しています。
基本ソフトウェアとシミュレーション・ツール
- インテル® Quartus® Prime 開発ソフトウェア
- ModelSim* - Intel® FPGA Edition ソフトウェア
- インテル® アドバンスト・リンク・アナライザー
免責事項
性能は、使用状況、構成、その他の要因によって異なります。詳細については、www.intel.co.jp/PerformanceIndex (英語) を参照してください。
性能テストの結果は、構成情報に記載された日に実施したテストに基づいています。また、現在公開中のすえてのセキュリティー・アップデートが適用されているとは限りません。構成の詳細については、補足資料を参照してください。絶対的なセキュリティーを提供できる製品やコンポーネントはありません。
コストと結果は状況によって異なります。