概要
デジタルブロック TFT LCD コントローラー・リファレンス・デザインによって、システムの TFT LCD パネル・ディスプレイのデザインインの高速化に可能になります。ネットリストまたは VHDL/Verilog HDL レジスター転送レベル (RTL) 形式で使用可能なネット・ブロック DB9000AVLN TFT LCD コントローラー知的財産 (IP) コア上のリファレンス・デザイン・センター。
DB9000AVLN コアには、Nios® II エンベデッド・プロセッサーおよび SDRAM または SRAM コントローラーへのインターフェイスの Avalon® Memory-Mapped システム・インターコネクトを含めることができます (またはメモリーがフレーム・バッファーとして機能できます)。リファレンス・デザインに付属するソフトウェアは、フレーム・バッファー・メモリーに画像を保存し、DB9000AVLN コアを呼び出して LCD パネルを推進ため Nios II エンベデッド・プロセッサー上で実行されます。
インテル® Quartus® デザイン・ソフトウェアを使用すると、Cyclone®、Cyclone® III、または Cyclone® III FPGA デベロップメント・キットで TFT LCD コントローラー・リファレンス・デザインをインスタンス化できます。サポートされているインテル® FPGA デベロップメント・キットの完全なリストについては、実証済みのインテル® テクノロジーセクションを参照してください。
適切なケーブルを製作して、LCD パネルをインテル® FPGA デベロップメント・キットに接続できます。詳細については、Digital Blocks にお問い合わせください。
ハードウェア・デザイン機能
- 幅広いプログラマブル LCD パネル解像度
- 4096 x 2048 の最大プログラマブル解像度
- 水平方向は、最小16ピクセル、最大4096 ピクセル (16 ピクセル単位) です
- 1 ポート TFT LCD パネル・インターフェイスの対応
- 18 ビット・デジタル (6 ビット/色) および 24 ビット・デジタル (8 ビット/色)
- 2 ポート LVDS TFT LCD パネル・インターフェイスの対応
- プログラマブル・フレーム・バッファーのたビット毎ピクセル (bpp) 色深度:
- カラーパレットを通して 18 ビット LCD ピクセルにマッピングされる 1、2、4、および 8 bpp
- 16、18 ビットピクセルは直接 18 LCD ビットピクセルを推進します。
- 24 bpp は 24ビット LCD ピクセルを直接推進します。
- フレーム・バッファー・メモリーのストレージ要件、および Avalシステムのインターコネクト幅を減らずための色パレット
- 16-bit RAMで 256 エントリー、32 ビットで 128 エントリーとして実装されます
- マイクロプロセッサーまたはマスター・バス・インターフェイスによって統計的にバス・インターフェイスを介してロードされ、直接メモリーアクセス (DMA) コントローラによって各フレームとダイナミックに連携します
- プログラマブル出力形式対応
- 18 ビット・インターフェイス上の RGB 6:6:6 または 5:6:5
- 24 ビット・デジタル・インターフェインターフェイス上の RGB 8:8:8
- プログラマブル水平・垂直タイミング・パラメーター
- 前部ポーチ、後部ポーチ、同期幅、行あたりのピクセル数
- 同期の極性
- プログラマブル・ピクセル・クロック
- バスクロックの 1 から 128 までのピクセルクロクロック分類
- ピクセルクロックの極性
- 分離して独立したピクセル・クロック入力
- プログラマブルデータ・タイミング信号
- 水平および垂直タイミング・パラメーターから派生します
- ディスプレイは極性を実現します
- 3 つのタイプのメモリー
- Avalon システム・インターコネクトと LCD パネルクロックレートをデカップリングする 16 語 x 32入力 FIFODMA コントローラーと統合
- 255 ワード x 16 ビット・カラー・パレット RAM
- 16 ワード出力 FIFO
- 深さと幅でパラメータ化可能な FIFO バッファー
- パワーアップおよびダウン配列決定サポート
- マスキング制御を備えた内部割り込みの 9 つのソース
- リトルエンディアン、ビッグエンディアン、または Windows CE モード
- Avalon メモリーマップド・インターフェイスへの準拠
- オプションの PCI* インターフェイス
- エッジ・クロッキングが上昇しており、ゲーテッドクロックと内部トライステートがない完全同期で合成可能な Verilog HDL または VHDL RTL ソース
- Digital Blocks ソフトウェアおよびエンジニアリング・サービスで要件に応じて DB9000AVLN コアを変更または統合します
お問い合わせ先
Digital Blocks, Inc.
587 Rock Road
Glen Rock, NJ 07452 USA
電話番号: +1 201 251 1281
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