インテル® Stratix® 10 SX SoC FPGA

インテル® Stratix® 10 SoC は、クアッドコア Arm* Cortex*-A53 MPCore* のハード・プロセッサー・システムと革新的なインテル® Hyperflex™ FPGA アーキテクチャーにより、組込みアプリケーションに必要とされるパフォーマンス、電力効率、集積度、システム・インテグレーションを実現します。

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インテル® Stratix® 10 SX SoC FPGA

インテル® Stratix® 10 SX SoC FPGA

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比較
製品名
ステータス
発売日
ロジックエレメント (LE)
デジタル信号処理 (DSP) ブロック
最大組込み機器向けメモリー
パッケージオプション
価格
Intel® Stratix® 10 SX 650 FPGA Launched 2013 612000 1152 52 Mb F1152
Intel® Stratix® 10 SX 400 FPGA Launched 2013 378000 648 32 Mb F1152
Intel® Stratix® 10 SX 1100 FPGA Launched 2013 1325000 2592 114 Mb F1760
Intel® Stratix® 10 SX 850 FPGA Launched 2013 841000 2016 72 Mb F1760
Intel® Stratix® 10 SX 1650 FPGA Launched 2013 1624000 3145 122 Mb F1760, F2397
Intel® Stratix® 10 SX 2100 FPGA Launched 2013 2005000 3744 138 Mb F1760, F2397
Intel® Stratix® 10 SX 2500 FPGA Launched 2013 2422000 5011 208 Mb F1760, F2397, F2912
Intel® Stratix® 10 SX 2800 FPGA Launched 2013 2753000 5760 244 Mb F1760, F2397, F2912

機能と利点

インテル® Stratix® 10 SoC ブロック図

HPS: クアッド Arm* Cortex*-A53 ハード・プロセッサー・システム
SDM: セキュア・デバイス・マネージャー
EMIB: Embedded Multi-Die Interconnect Bridge テクノロジー

機能

詳細

プロセッサー

最大 1.5GHz のクアッドコア Arm* Cortex*-A53 MPCore* プロセッサー

コプロセッサー

単精度および倍精度のベクトル浮動小数点ユニット (VFPU)、各プロセッサーに Arm* Neon™ メディア処理エンジンを搭載

レベル 1 キャッシュ

32 KB L1 命令キャッシュ (パリティー付き)、32 KB L1 データキャッシュ (ECC 対応)

レベル 2 キャッシュ

1MB 共有 L2 キャッシュ (ECC 対応)

オンチップメモリー

256KB オンチップ RAM

システム・メモリー・マネジメント・ユニット

システム・メモリー・マネジメント・ユニットにより、統合メモリーモデルを実現し、FPGA ファブリックに実装されたペリフェラルまでハードウェア仮想化が可能

キャッシュ・コヒーレンシー・ユニット

CCU マスターによる ARM* Cortex*-A53 MPCore* CPU のコヒーレント・メモリーの確認を可能にする単一方向 (I/O) コヒーレンシーを実現

DMA コントローラー

8 チャネル DMA

イーサネット・メディア・アクセス・コントローラー (EMAC)

3 個の DMA 内蔵 10/100/1000 EMAC

USB On-The-Go (OTG) コントローラー

2 個の DMA 内蔵 USB OTG

UART コントローラー

2 個の 16550 互換 UART

シリアル・ペリフェラル・インターフェイス (SPI) コントローラー

4 個の SPI

I2C コントローラー

5 個の I2C

SD / SDIO / MMC コントローラー

1 個の DMA および CE-ATA サポート eMMC 4.5

NAND フラッシュ・コントローラー

1 個の ONFI 1.0 以降、8/16 ビットサポート

汎用 I/O (GPIO)

最大 48 個のソフトウェア・プログラマブル GPIO

タイマー 4 個の汎用タイマー、4 個のウォッチドッグ・タイマー
システム・マネージャー メモリーマッピングされたコントロールおよびステータスレジスターと、システムレベルの機能やほかの HPS モジュールを制御するロジックを採用
リセット・マネージャー HPS および FPGA ファブリックのソースや、モジュール・リセット・コントロール・レジスターに書き込みを行うソフトウェアからのリセット要求に基づき信号をリセット
クロック・マネージャー HPS で生成されるすべてのクロックをコンフィグレーションするソフトウェア・プログラマブル・クロック・コントロールを実現

エコシステム

インテル® SoC FPGA は、ARM* プロセッサーをベースとしており、Arm* のエコシステムの強みを継承しています。インテルとエコシステム・パートナーは、各開発ニーズに応じて幅広い選択肢を提供します。

ビデオ

免責事項

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インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。