インテル® Stratix® 10 FPGA & SoC FPGA

インテル® Stratix® 10 FPGA & SoC は、パフォーマンス、電力効率、集積度、システム・インテグレーションにおいて革新的なアドバンテージをもたらします。インテル® Stratix® 10 デバイスは、革命的なインテル® Hyperflex™ FPGA アーキテクチャーを採用し、インテルの特許取得済みエンベデッド・マルチダイ・インターコネクト・ブリッジ (EMIB) テクノロジー、アドバンスト・インターフェイス・バス (AIB)、および拡大しつつあるチップレットのポートフォリオを組み込んでおり、前世代のハイパフォーマンス FPGA と比べて最大 2 倍のパフォーマンス向上を実現します。¹

こちらもご覧ください: インテル® Stratix® 10 FPGA のデザイン・ソフトウェア、デザインストア、ダウンロード、ドキュメント、コミュニティー、およびサポート

インテル® Stratix® 10 FPGA & SoC FPGA

高スループット・システムのハイパフォーマンス要求を満たす設計。

64 ビット・クアッドコア ARM Cortex-A53 プロセッサー搭載ハード・プロセッサー・システム。

H トランシーバー・タイルと E トランシーバー・タイルを組み合わせることで、業界で最も高度なトランシーバー機能を提供。

ハイパフォーマンス・コンピューティング (HPC) 向けに必須の多機能アクセラレーター。

将来の一部のインテル® Xeon® スケーラブル・プロセッサー・ファミリーへの直接コヒーレント接続に対応するインテル® ウルトラ・パス・インターコネクトをサポート。

高スループット・システムのハイパフォーマンス要求を満たす設計。

表示件数を増やす表示件数を減らす

Stratix® 10 FPGA の利点と機能

インテル® Stratix® 10 FPGA デバイスは、ワイヤーラインおよびワイヤレス通信、コンピューティング、ストレージ、軍事、放送、医療、テストおよび計測関連のエンドマーケットにおける次世代のハイパフォーマンス・システムの設計課題に対処します。

すべての機能を見る

画期的なインテル® Hyperflex™ FPGA アーキテクチャーは、コア性能を最大 2 倍に引き上げます。¹インテル® Stratix® 10 ファミリーを使用すると、最大 8.6 TFLOPS の単精度浮動小数点 DSP パフォーマンスと最大 100 GbE インターフェイス x 20 による高レベルのパフォーマンスを引き出すことができます。

単一のデバイスに最大 144 個のトランシーバーを搭載し、帯域幅の障壁を解消します。PAM-4 で最大 57.8 Gbps、NRZ で 28.9 Gbps のデータレートが可能です。最大 287.5 Gbps の DDR4 メモリー帯域幅。最大 512 Gbps の HBM2 メモリー帯域幅。PCI Express* のハード IP およびソフト IP は、レーン当たり最大 Gen4 x16 をサポート (16 GT/s)。11.2 GT/s で最大 20 レーンのインテル® ウルトラ・パス・インターコネクト (インテル® UPI) ハード IP で、将来の一部のインテル® Xeon® スケーラブル・プロセッサーに直接キャッシュ・コヒーレント接続。

280 万個の LE と、トランシーバーや、HBM2 などのその他の先進的コンポーネントを含むヘテロジニアス 3D SiP ソリューションを搭載した最大のモノリシック FPGA デバイスによって、高度なシステム・インテグレーションを実現します。その他のシステムサポートには、標準外部メモリーやインテル® Optane™ メモリー製品があります。インテル® Stratix® 10 SoC には、最大 1.35 GHz の 64 ビット・クアッドコア ARM* Cortex-A53、ハード化したペリフェラル、および FPGA ファブリックに 30 Gbps で直接接続する高帯域幅インターフェイスも搭載されています。

インテル® Stratix® 10 NX FPGA により、AI Tensor ブロックと呼ばれる AI が最適化された新しいタイプのブロックを組み込んでいます。AI Tensor ブロックは、AI コンピューティングで使用される一般的な行列積またはベクトル行列積向けにチューニングされ、小行列でも大行列でも効率的に動作するように設計されています。1 つの AI Tensor ブロックは、INT8で143 TOPS または INT4で286 TOPS を実現します。²

表示件数を増やす表示件数を減らす

Stratix® 10 SX SoC FPGA の利点

インテル® Stratix® 10 SoC は、ARM* エコシステムの USR を強力にサポートします。ARM の次世代 64 ビット・アーキテクチャー (ARMv8) は、ハードウェア・バーチャライゼーション、システムの管理機能 / 監視機能、アクセラレーション・プリプロセシングを可能にします。ARM* Cortex-A53* プロセッサーは、32 ビット実行モードや、広く普及しているオペレーティング・システム (Linux*、Wind River の VxWorks*、Micrium の uC/OS-II*、uC/OS-III* など) 向けのボード・サポート・パッケージをサポートしています。

インテル® Stratix® 10 SoC 仮想プラットフォームの新しいエンジンは、数百万のロジックエレメント (LE) FPGA 設計向けに最適化されており、設計における反復的な作業を低減します。早い段階でのソフトウェア開発および検証を可能にし、インテル® FPGA SDK for OpenCL™ を使用した C 言語ベースの設計エントリーにより、SoC FPGA で実装しやすい設計環境を実現します。ARM* Development Studio 5* (DS-5*) Intel® SoC FPGA Edition ツールキットを備えたインテル® FPGA SoC FPGA EDS による、ヘテロジニアス・デバッグ、プロファイリング、チップ全体の可視化。

インテル® Stratix® 10 SoC ブロック図

HPS: クアッドコア Arm Cortex-A53 ハード・プロセッサー・システム。
SDM: セキュア・デバイス・マネージャー。
EMIB: エンベデッド・マルチダイ・インターコネクト・ブリッジ・テクノロジー。

フルサイズで表示する

機能	詳細
プロセッサー	最大 1.5GHz のクアッドコア Arm* Cortex-A53 MPCore プロセッサー
コプロセッサー	単精度および倍精度のベクトル浮動小数点ユニット (VFPU)、各プロセッサーに Arm* Neon™ メディア処理エンジンを搭載
レベル 1 キャッシュ	32 KB L1 命令キャッシュ (パリティー付き)、32 KB L1 データキャッシュ (ECC 対応)
レベル 2 キャッシュ	1MB 共有 L2 キャッシュ (ECC 対応)
オンチップメモリー	256KB オンチップ RAM
システム・メモリー・マネジメント・ユニット	システム・メモリー・マネジメント・ユニットにより、統合メモリーモデルを実現し、FPGA ファブリックに実装されたペリフェラルまでハードウェア仮想化が可能
キャッシュ・コヒーレンシー・ユニット	CCU マスターによる ARM* Cortex-A53 MPCore CPU のコヒーレント・メモリーの確認を可能にする単一方向 (I/O) コヒーレンシーを実現
DMA コントローラー	8 チャネル DMA
イーサネット・メディア・アクセス・コントローラー (EMAC)	3 個の DMA 内蔵 10/100/1000 EMAC
USB On-The-Go (OTG) コントローラー	2 個の DMA 内蔵 USB OTG
UART コントローラー	2 個の 16550 互換 UART
シリアル・ペリフェラル・インターフェイス (SPI) コントローラー	4 個の SPI
I2C コントローラー	5 個の I2C
SD / SDIO / MMC コントローラー	1 個の DMA および CE-ATA サポート eMMC 4.5
NAND フラッシュ・コントローラー	1 個の ONFI 1.0 以降、8/16 ビットサポート
汎用 I/O (GPIO)	最大 48 個のソフトウェア・プログラマブル GPIO
タイマー	4 個の汎用タイマー、4 個のウォッチドッグ・タイマー
システム・マネージャー	メモリーマッピングされたコントロールおよびステータスレジスターと、システムレベルの機能やほかの HPS モジュールを制御するロジックを採用
リセット・マネージャー	HPS および FPGA ファブリックのソースや、モジュール・リセット・コントロール・レジスターに書き込みを行うソフトウェアからのリセット要求に基づき信号をリセット
クロック・マネージャー	HPS で生成されるすべてのクロックをコンフィグレーションするソフトウェア・プログラマブル・クロック・コントロールを実現

表示件数を増やす表示件数を減らす View all

すべてのアプリケーションを見る

モノリシック FPGA ファブリックを使用してデザイン・パーティショニングの複雑さを軽減することにより、生産性を向上。

900MHz を超える f_MAX により、サポートされているすべてのプロトコルをラインレートでモニタリング可能。

将来の一部のインテル® Xeon® スケーラブル・プロセッサーおよび PCIe Gen4 x16 への直接コヒーレント接続が可能な UPI とインテル® Hyperflex™ FPGA アーキテクチャー、構成可能な DSP エンジン、AI Tensor ブロックにより、アルゴリズム・スループットにおけるブレークスルーを実現します。

インテル® Hyperflex™ FPGA アーキテクチャーを使用した 700 MHz を超える f_MAX が 400G イーサネットを可能にします。

最大 8.6 TFLOPS の IEEE 754 に準拠する単精度浮動小数点パフォーマンスが、数分の 1 の消費電力で GPU クラスのパフォーマンスを実現。

ヘテロジニアス 3D システムインパッケージ (SiP) によるトランシーバー・タイルの統合が、30G バックプレーンのサポートと 57.8 Gbps / 28.9 Gbps への経路を実現。

表示件数を増やす表示件数を減らす

インテル® Stratix® 10 デバイスのデモビデオ

高帯域幅および進化を続けるデータセンターの要件を実現する、インテル® Stratix® 10 DX FPGA がリリースされました。インテル® ウルトラ・パス・インターコネクト (インテル® UPI)、PCIe* Gen4 x16、一部のインテル® Optane™ DC パーシステント・メモリー DIMM をサポートする初の FPGA です。

ラボのインテルエンジニアから、インテル® Stratix® 10 DX FPGA の主な 3 つの新機能について学びます。インテル® ウルトラ・パス・インターコネクト (インテル® UPI)、PCIe* Gen4 x16、およびインテル® Optane™ DC パーシステント・メモリー DIMM の 3 つです。

マックスポンダー / トランスポンダー・システム、光スイッチ、5G ネットワークのような膨大な I/O スループットを必要とするアプリケーションには、インテル® Stratix® 10 TX FPGA に搭載された 58G PAM-4 トランシーバー I/O のパフォーマンスが不可欠です。

インテル® Stratix® 10 デバイスは、PCIe* とメモリー・コントローラーのハード IP ブロックを搭載しています。Avalon® Memory Mapped 機能と Direct Memory Access 機能を組み合わせることで、高性能のリファレンス・デザインを作成できます。

このビデオでは、インテル® Stratix® 10 FPGA の独自のトランシーバー・アーキテクチャーを紹介します。インテルの EMIB テクノロジーにより接続され、バックプレーンで 28 Gbps の動作が可能な H タイル・トランシーバーをご覧ください。

インテル® Stratix® 10 デバイスのインテル® Hyperflex™ FPGA アーキテクチャーは、2 倍の fMAX 性能を提供します。このビデオでは、元のデザインと最適化したデザインを並べて比較します。

インテル® Stratix® 10 デバイスは、PCI Express* (PCIe*) およびメモリー・コントローラーのハード IP ブロックを搭載しています。Avalon* Memory Mapped インターフェイス機能と Direct Memory Access (DMA) 機能を組み合わせることで、高性能のリファレンス・デザインを作成できます。

表示件数を増やす表示件数を減らすすべてを表示

購入情報

インテル® プログラマブル・ソリューションの購入方法や使用できる開発キットなどの詳細を紹介します。

開発キット

設計プロセスを迅速化するインテルのハードウェア・ソリューションとツールに関する情報をご覧ください。

FPGA への電源供給

インテル® FPGA への電源供給に推奨されるインテル® Enpirion® 電源ソリューションおよびリソースをご確認ください。

製品コード

インテル® FPGA の部品番号 (プリフィクスやパッケージコードなど) について紹介します。

購入情報

インテルの正規販売代理店までお問い合わせください。

インテル® FPGA ニュースレターに登録

インテル® FPGA、プログラマブル・アクセラレーター、電源ソリューションに関する最新情報をお求めですか？トレーニングやツールに関する注目のヒントをお探しですか？こちらをクリックして、Intel Inside® Edge 月刊ニュースレターにご登録ください。

勤務先メールアドレス

国/地域を選択してください

はい。インテル® テクノロジーや業界トレンドの最新ニュースを、電子メールや電話で受け取るために登録します。この登録はいつでも解除できます。

このフォームを送信することにより、お客様は、年齢が 18 歳以上であり、個人情報がインテルと共有され、このビジネスリクエストに使用されることに同意したものとみなされます。インテルのウェブサイトとお知らせには、プライバシー通知と利用規約が適用されます。

このフォームを送信することにより、お客様は、年齢が 18 歳以上であり、個人情報がインテルと共有され、このビジネスリクエストに使用されることに同意したものとみなされます。また、インテル® テクノロジーや業界トレンドの最新ニュースを電子メールや電話で受け取るために、登録を申し込むことに同意したものとします。登録はいつでも解除できます。インテルのウェブサイトとお知らせには、プライバシー通知と利用規約が適用されます。

免責事項

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。

インテル社内での推定値に基づいています。
テストは、特定のシステムでの個々のテストにおけるコンポーネントのパフォーマンスを測定します。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の詳細については、http://www.intel.co.jp/performance/ (英語) を参照してください。
インテル® テクノロジーを使用するには、対応するハードウェア、ソフトウェア、またはサービスの有効化が必要となる場合があります。
絶対的なセキュリティーを提供できる製品やコンポーネントはありません。
結果は推定 / シミュレートされています。コストと結果は状況によって変わります。
© Intel Corporation.Intel、インテル、それらのロゴ、およびその他のインテルのマークは、アメリカ合衆国および / またはその他の国における Intel Corporation またはその子会社の商標です。その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

上位検索結果

Intel.com サーチを使用

クイックリンク

最近の検索

インテル® Stratix® 10 FPGA & SoC FPGA