インテル® Stratix® 10 FPGA & SoC FPGA

インテル® Stratix® 10 FPGA & SoC は、パフォーマンス、電力効率、集積度、システム・インテグレーションにおいて革新的なアドバンテージをもたらします。インテル® Stratix® 10 デバイスは、革命的なインテル® Hyperflex™ FPGA アーキテクチャーを採用し、インテルの特許取得済み Embedded Multi-Die Interconnect Bridge (EMIB) テクノロジー、Advanced Interface Bus (AIB)、および拡大するチップレットのポートフォリオを組み込んでおり、前世代のハイパフォーマンス FPGA と比べて最大 2 倍のパフォーマンス向上を実現します。1

インテル® Stratix® 10 FPGA の開発ソフトウェア、デザインストア、ダウンロード、コミュニティー、およびサポートもご覧ください

インテル® Stratix® 10 FPGA & SoC FPGA

インテル® Stratix® 10 GX FPGA

高スループット・システムのハイパフォーマンス要求を満たす設計。

インテル® Stratix® 10 SX SoC FPGA

64 ビット・クアッドコア ARM Cortex-A53 プロセッサー搭載ハード・プロセッサー・システム。

インテル® Stratix® 10 TX FPGA

H トランシーバー・タイルと E トランシーバー・タイルを組み合わせることで、業界で最も高度なトランシーバー機能を提供。

インテル® Stratix® 10 MX FPGA

ハイパフォーマンス・コンピューティング (HPC) 向けに必須の多機能アクセラレーター。

インテル® Stratix® 10 DX FPGA

将来の一部のインテル® Xeon® スケーラブル・プロセッサー・ファミリーへの直接コヒーレント接続に対応するインテル® ウルトラ・パス・インターコネクトをサポート。

インテル® Stratix® 10 NX FPGA

高スループット・システムのハイパフォーマンス要求を満たす設計。

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Stratix® 10 FPGA の利点と機能

インテル® Stratix® 10 FPGA デバイスは、ワイヤーラインおよびワイヤレス通信、コンピューティング、ストレージ、軍事、放送、医療、テストおよび 計測関連のエンドマーケットにおける次世代のハイパフォーマンス・システムの設計課題に対処します。

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最大 2 倍のコア・パフォーマンス1

画期的なインテル® Hyperflex™ FPGA アーキテクチャーは、最大 2 倍のコア・パフォーマンスを実現します。1インテル® Stratix® 10 ファミリーにより、最大 8.6 TFLOPS の単精度浮動小数点 DSP 性能および最大 20 の 100GbE インターフェイスを備えたハイレベルなパフォーマンスを引き出すことができます。

最大 7 倍のトランシーバー帯域幅と前世代 FPGA との比較1

単一のデバイスに最大 144 個のトランシーバーを搭載し、帯域幅の障壁を解消します。PAM-4 で最大 57.8 Gbps、NRZ で 28.9 Gbps のデータレートが可能です。最大 287.5Gbps の DDR4 メモリー帯域幅。最大 512Gbps の HBM2 メモリー帯域幅。PCI Express のハードおよびソフト IP は、レーンあたり 16 GT/ 秒で最大 Gen4 x16 をサポートします。11.2 GT/s で最大 20 レーンのインテル® ウルトラ・パス・インターコネクト (インテル® UPI) ハード IP で、将来の一部のインテル® Xeon® スケーラブル・プロセッサーに直接キャッシュ・コヒーレント接続。

パッケージ内に最大 16 GB の HBM2 メモリーを搭載

280 万個の LE と、トランシーバーや、HBM2 などのその他の先進的コンポーネントを含むヘテロジニアス 3D SiP ソリューションを搭載した最大のモノリシック FPGA デバイスによって、高度なシステム・インテグレーションを実現します。その他のシステムサポートには、標準外部メモリーやインテル® Optane™ メモリー製品があります。インテル® Stratix® 10 SoC には、最大 1.35 GHz の 64 ビット・クアッドコア ARM* Cortex-A53、ハード化したペリフェラル、および FPGA ファブリックに 30 Gbps で直接接続する高帯域幅インターフェイスも搭載されています。

2高スループット AI アプリケーション向けに、最大 143 個の INT8 TOPS または 286 個の INT4 TOPS

インテル® Stratix® 10 NX FPGA により、AI テンソルブロックと呼ばれる AI 最適化された新しいタイプのブロックを組み込みました。AI テンソルブロックは、AI コンピューティングで使用される一般的な行列積またはベクトル行列積向けにチューニングされ、小行列でも大行列でも効率的に動作するように設計されています。1 つの AI テンソルブロックは、143 個の INT8 TOPS または 286 個の INT4 TOPS を実現します。2

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インテル® Hyperflex™ FPGA アーキテクチャー

インテル® Stratix® 10 FPGA & SoC は、次世代システムが直面する課題に取り組むために、新しいインテル® Hyperflex™ FPGA アーキテクチャーを特長としています。このアーキテクチャーは、前世代のハイエンド FPGA の 2 倍のクロック周波数性能と最大 70 % の消費電力削減を実現します。1

ヘテロジニアス 3D インテグレーション

インテル® Stratix® 10 FPGA & SoC は、ヘテロジニアス 3D システムインパッケージ (SiP) インテグレーション・テクノロジーにより、1 つのパッケージでモノリシック FPGA コア・ファブリックを 3D SiP トランシーバー・タイルなどの高度なコンポーネントと統合します。

トランシーバー

インテル® Stratix® 10 FPGA & SoC は、革新的なヘテロジニアス 3D システムインパッケージ (SiP) トランシーバーの導入により、トランシーバー・テクノロジーの新しい時代の扉を開きます。

外部メモリー・インターフェイス

インテル® Stratix® 10 デバイスは、シリアル / パラレル・インターフェイス、一部のインテル® Optane™ DC パーシステント・メモリーを含むメモリー・インターフェイス・サポートを提供します。

AI テンソルブロック

インテル® Stratix® 10 NX FPGA により、AI テンソルブロックと呼ばれる AI 最適化された新しいタイプのブロックを組み込みました。AI テンソルブロックは、AI コンピューティングで使用される一般的な行列積またはベクトル行列積向けにチューニングされ、小行列でも大行列でも効率的に動作するように設計されています。1 つの AI テンソルブロックで標準的なインテル® Stratix® 10 FPGA DSP ブロックの最大 15 倍の INT8 2スループットを実現します。

DSP

インテル® Stratix® 10 デバイスでは、デジタル・シグナル・プロセシング (DSP) 設計によって、最大 8.6 TFLOPS の IEEE-754 単精度浮動小数点処理を実現できます。

CPU、ASIC、および ASSP へのインターコネクト

インテル® Stratix® 10 DX デバイスは、UPI と PCIe * Gen4 インターフェイスの両方に対応するハード / ソフト IP ブロックにより、データセンター、ネットワーキング、クラウド・コンピューティング、計装市場で使われるアプリケーションを高速化します。

ハード・プロセッサー・システム

インテルの SoC 分野でのリーダーシップを土台に構築されたインテル® Stratix® 10 SoC には、次世代ハード・プロセッサー・システム (HPS) が含まれており、業界屈指のパフォーマンスと電力効率の SoC を提供します。

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Stratix® 10 SX SoC FPGA の利点

高レベルのシステム・インテグレーション

インテル® Stratix® 10 SoC は、ARM* エコシステムの USR を強力にサポートします。ARM の次世代 64 ビット・アーキテクチャー (ARMv8) は、ハードウェア仮想化、システム管理および監視機能、アクセラレーション・プリプロセシングを可能にします。ARM* Cortex-A53* プロセッサーは、32 ビット実行モードや、広く普及しているオペレーティング・システム (Linux*、Wind River の VxWorks*、Micrium の uC/OS-II*、uC/OS-III* など) 向けのボード・サポート・パッケージをサポートしています。

最適化された FPGA & SoC デザイン・ソフトウェアによって設計者の生産性を向上

インテル® Stratix® 10 SoC 仮想プラットフォームの新しいエンジンは、数百万のロジックエレメント (LE) FPGA 設計向けに最適化されており、設計における反復的な作業を低減します。早い段階でのソフトウェア開発および検証を可能にし、インテル® FPGA SDK for OpenCL™ を使用した C 言語ベースの設計エントリーにより、SoC FPGA で実装しやすい設計環境を実現します。ARM* Development Studio 5* (DS-5*) Intel® SoC FPGA Edition ツールキットを備えたインテル® FPGA SoC FPGA EDS による、ヘテロジニアス・デバッグ、プロファイリング、チップ全体の可視化。

インテル® Stratix® 10 SoC ブロック図

HPS: クアッドコア Arm Cortex-A53 ハード・プロセッサー・システム。
SDM: セキュア・デバイス・マネージャー。
EMIB: エンベデッド・マルチダイ・インターコネクト・ブリッジ・テクノロジー。

機能

詳細

プロセッサー

最大 1.5GHz のクアッドコア Arm* Cortex*-A53 MPCore* プロセッサー

コプロセッサー

単精度および倍精度のベクトル浮動小数点ユニット (VFPU)、各プロセッサーに Arm* Neon™ メディア処理エンジンを搭載

レベル 1 キャッシュ

32 KB L1 命令キャッシュ (パリティー付き)、32 KB L1 データキャッシュ (ECC 対応)

レベル 2 キャッシュ

1MB 共有 L2 キャッシュ (ECC 対応)

オンチップメモリー

256KB オンチップ RAM

システム・メモリー・マネジメント・ユニット

システム・メモリー・マネジメント・ユニットにより、統合メモリーモデルを実現し、FPGA ファブリックに実装されたペリフェラルまでハードウェア仮想化が可能

キャッシュ・コヒーレンシー・ユニット

CCU マスターによる ARM* Cortex*-A53 MPCore* CPU のコヒーレント・メモリーの表示を可能にする単一方向 (I/O) コヒーレンシーを提供

DMA コントローラー

8 チャネル DMA

イーサネット・メディア・アクセス・コントローラー (EMAC)

3 個の DMA 内蔵 10/100/1000 EMAC

USB On-The-Go (OTG) コントローラー

2 個の DMA 内蔵 USB OTG

UART コントローラー

2 個の 16550 互換 UART

シリアル・ペリフェラル・インターフェイス (SPI) コントローラー

4 個の SPI

I2C コントローラー

5 個の I2C

SD / SDIO / MMC コントローラー

1 個の DMA および CE-ATA サポート eMMC 4.5

NAND フラッシュ・コントローラー

1 個の ONFI 1.0 以降、8/16 ビットサポート

汎用 I/O (GPIO)

最大 48 個のソフトウェア・プログラマブル GPIO
タイマー 4 個の汎用タイマー、4 個のウォッチドッグ・タイマー
システム・マネージャー メモリーマッピングされたコントロールおよびステータスレジスターと、システムレベルの機能やほかの HPS モジュールを制御するロジックを採用
リセット・マネージャー HPS および FPGA ファブリックのソースや、モジュール・リセット・コントロール・レジスターに書き込みを行うソフトウェアからのリセット要求に基づき信号をリセット
クロック・マネージャー HPS で生成されるすべてのクロックをコンフィグレーションするソフトウェア・プログラマブル・クロック・コントロールを実現
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用途

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ASIC プロトタイピング

モノリシック FPGA ファブリックを使用してデザイン・パーティショニングの複雑さを軽減することにより、生産性を向上。

サイバー・セキュリティー

900MHz 超の fMAX により、サポートされているすべてのプロトコルをラインレートでモニタリング可能。

データセンターの高速化

将来の一部のインテル® Xeon® スケーラブル・プロセッサーおよび PCIe Gen4 x16 への直接コヒーレント接続が可能な UPI とインテル® Hyperflex™ FPGA アーキテクチャー、構成可能な DSP エンジン、AI テンソルブロックにより、アルゴリズム・スループットにおけるブレークスルーを実現します。

ワイヤーライン通信

インテル® Hyperflex™ FPGA アーキテクチャーを使用した 700 MHz を超える fMAX が 400G イーサネットを可能にします。

レーダー

最大 8.6 TFLOPS の IEEE 754 に準拠する単精度浮動小数点パフォーマンスが、数分の 1 の消費電力で GPU クラスのパフォーマンスを実現。

OTN / データセンター・インターコネクト

ヘテロジニアス 3D システムインパッケージ (SiP) によるトランシーバー・タイルの統合が、30G バックプレーンのサポートと 57.8 Gbps / 28.9 Gbps への経路を実現。

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インテル® Stratix® 10 デバイスのデモビデオ

インテル® Stratix® 10 DX FPGA の概要

高帯域幅および進化を続けるデータセンターの要件を実現する、インテル® Stratix® 10 DX FPGA がリリースされました。インテル® ウルトラ・パス・インターコネクト (インテル® UPI)、PCIe* Gen4 x16、一部のインテル® Optane™ DC パーシステント・メモリー DIMM をサポートする初の FPGA です。

インテル® Stratix® 10 DX の機能デモ: インテル® ウルトラ・パス・インターコネクト (インテル® UPI)、PCIe* Gen4 x16、インテル® Optane™ DC パーシステント・メモリー

ラボのインテルエンジニアから、インテル® Stratix® 10 DX FPGA の主な 3 つの新機能について学びます。インテル® ウルトラ・パス・インターコネクト (インテル® UPI)、PCIe* Gen4 x16、およびインテル® Optane™ DC パーシステント・メモリー DIMM の 3 つです。

58G PAM-4 トランシーバー

マックスポンダー / トランスポンダー・システム、光スイッチ、5G ネットワークのような膨大な I/O スループットを必要とするアプリケーションには、インテル® Stratix® 10 TX FPGA に搭載された 58G PAM-4 トランシーバー I/O のパフォーマンスが不可欠です。

PCIe* Gen3 - DDR4 SDRA 間 DMA 転送

インテル® Stratix® 10 デバイスは、PCIe* とメモリー・コントローラーのハード IP ブロックを搭載しています。Avalon® Memory Mapped 機能と Direct Memory Access 機能を組み合わせることで、高性能のリファレンス・デザインを作成できます。

28G トランシーバー

このビデオでは、インテル® Stratix® 10 FPGA の独自のトランシーバー・アーキテクチャーを紹介します。インテルの EMIB テクノロジーにより接続され、バックプレーンで 28 Gbps の動作が可能な H タイル・トランシーバーをご覧ください。

インテル® Hyperflex™ FPGA アーキテクチャー

インテル® Stratix® 10 デバイスのインテル® Hyperflex™ FPGA アーキテクチャーは、2 倍の fMAX 性能を提供します。このビデオでは、元のデザインと最適化したデザインを並べて比較します。

PCIe* Gen3 - DDR4 SDRAM 間 DMA 転送

インテル® Stratix® 10 デバイスは、PCI Express* (PCIe*) およびメモリー・コントローラーのハード IP ブロックを搭載しています。Avalon* Memory Mapped インターフェイス機能と Direct Memory Access (DMA) 機能を組み合わせることで、高性能のリファレンス・デザインを作成できます。

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その他のリソース

開発ボード、Intellectual Property (IP)、サポートなど、インテル® FPGA デバイスに関するその他のコンテンツをご覧ください。

サポートリソース

トレーニング、ドキュメント、ダウンロード、ツール、サポートオプションのためのリソースセンター。

開発ボード

インテル® FPGA とそのパートナーは、FPGA の設計プロセスを加速する、さまざまな開発ボードやハードウェア・ツールを提供しています。

知的財産

インテル® FPGA IP ポートフォリオは、ソフトおよびハードの IP コアの組み合わせとリファレンス・デザインにより、多様なアプリケーションに対応します。

デザインツール

ハードウェア・エンジニアやソフトウェア開発者が FPGA デザインを作成する際に役立つソフトウェアと開発ツールを紹介します。

セールスへのお問い合わせ

インテル® FPGA 製品の設計やアクセラレーションのニーズについては、セールス担当者までお問い合わせください。

製品コード

インテル® FPGA の部品番号 (プリフィクスやパッケージコードなど) について紹介します。

購入情報

インテルの正規販売代理店までお問い合わせください。

製品の比較
システムの比較

免責事項

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インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。

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インテル社内での推定値に基づいています。
テストは、特定のシステムでの個々のテストにおけるコンポーネントのパフォーマンスを測定します。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の詳細については、http://www.intel.co.jp/performance/ (英語) を参照してください。
インテル® テクノロジーを使用するには、対応するハードウェア、ソフトウェア、またはサービスの有効化が必要となる場合があります。
絶対的なセキュリティーを提供できる製品やコンポーネントはありません。
結果は推定 / シミュレートされています。コストと結果は状況によって変わります。
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