インテル® Stratix® 10 FPGA の機能

インテル® Stratix® 10 FPGA & SoC は、最高レベルのシステム統合とともに最高水準の性能を提供します。以下に示すさまざまなアプリケーションにおいて次世代高性能システムを実現するために、インテル® Stratix® 10 デバイスが提供する独自の機能と画期的な利点の詳細を紹介します。

こちらもご覧ください: インテル® Stratix® 10 FPGA のデザイン・ソフトウェアデザインストアドキュメント、ダウンロードコミュニティー、およびサポート

インテル® Hyperflex™ FPGA アーキテクチャー

インテル® Stratix® 10 FPGA & SoC は、次世代システムが直面する種々の課題に取り組むための新しいインテル® Hyperflex™ FPGA アーキテクチャーを備えています。このアーキテクチャーにより、前世代のハイエンド FPGA の 2 倍のクロック周波数性能と最大 70 % の消費電力削減を実現します。1

インテル® Hyperflex™ FPGA アーキテクチャーは、FPGA ファブリック全域にわたって、バイパス可能な追加のレジスターを埋め込んでいます。Hyper-Register と呼ばれるこの追加レジスターは、すべてのインターコネクト配線セグメントと、すべてのファンクション・ブロックの入力で使用できます。Hyper-Register によって、コア性能の倍増を実現する 3 つの主要なデザイン手法が可能になります。

  • クリティカルパスを解消するきめ細かい Hyper-Retiming
  • 配線遅延を解消するゼロ・レイテンシーの Hyper-Pipelining
  • クラス最高の性能を実現する柔軟な Hyper-Optimization

これらの手法をデザインで使用すると、Hyper-Aware デザインツールは Hyper-Register を自動的に使用して、最大のコアクロック周波数を実現します。

インテル® Stratix® 10 デバイスのインテル® Hyperflex™ FPGA アーキテクチャー

インテル® Hyperflex™ FPGA アーキテクチャーの技術革新が、設計者が性能目標を達成するためにどのように役立つかを紹介しています。

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インテル® Hyperflex™ FPGA アーキテクチャーのデザイン・ソフトウェアの技術革新により、どのようにデザインのイタレーションが減り、設計者の生産性が高まって、市場投入までの時間が短縮されるかを紹介しています。

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ヘテロジニアスな 3D システムインパッケージ・インテグレーション

インテル® Stratix® 10 FPGA & SoC は、ヘテロジニアス 3D システムインパッケージ (SiP) インテグレーション・テクノロジーにより、1 つのパッケージでモノリシック FPGA コア・ファブリックを 3D SiP トランシーバー・タイルなどの高度なコンポーネントと統合します。

ホワイトペーパー「Enabling Next-Generation Platforms Using Intel's 3D System-in-Package Technology」(英語) を読む ›

 

拡張性と柔軟性の高いソリューション

ヘテロジニアス 3D SiP 統合により、1 つのパッケージ内で機能やプロセスノードを効果的に混在させた製品の複数のバージョンを開発するためのスケーラブルで柔軟性の高い方法を実現することができます。

詳しくはこちら ›

インテル® Stratix® 10 デバイス向け EMIB パッケージング技術

インテルが特許を持つ Embedded Multi Die Interconnect Bridge (EMIB) テクノロジーは、アナログ、メモリー、ASIC、CPU などのシステム上重要なコンポーネントの効果的なインパッケージ統合を可能にします。インテルが特許を持つ EMIB テクノロジーは、製造フローがほかのインパッケージ統合テクノロジーよりもシンプルです。さらに、EMIB を使用すると、シリコン貫通ビア (TSV) や特殊なインターポーザー・シリコンを使用しなくて済むため、性能がより高く、複雑さが抑えられ、シグナル・インテグリティーとパワー・インテグリティーが優れたソリューションを実現できます。EMIB は、基板に組み込まれた小型のシリコン・ブリッジ・デバイスを使用して、ダイ間に超高集積度インターコネクトを提供します。標準的なフリップチップ・アセンブリーが、チップからパッケージのボールに電源およびユーザーシグナルを接続します。このアプローチはコア・スイッチングのノイズとクロストークからの干渉を最小限に抑えることで、優れたシグナル・インテグリティーとパワー・インテグリティーを実現します。

今後発売されるインテル® Stratix® 10 デバイスファミリーでのこのテクノロジーの具体的な実装については、トランシーバーのセクションをご覧ください。

トランシーバー

インテル® Stratix® 10 FPGA & SoC は、革新的なヘテロジニアス 3D システムインパッケージ (SiP) トランシーバーの導入により、トランシーバー・テクノロジーの新しい時代の扉を開きます。システムインパッケージを用いて、トランシーバー・タイルをモノリシック・プログラマブル・コア・ファブリックと組み合わせ、ほぼすべてのマーケットセグメントで高まり続けるシステム帯域幅の需要に対応することができます。トランシーバー・タイルにより、使い勝手を犠牲にすることなく、最大のトランシーバー・チャネル数の FPGA を実現できます。

 機能

トランシーバー・タイルのタイプ

 

L タイル (17.4G)

PCIe* Gen3x16

H タイル (28.3G)

PCIe* Gen3x16

E タイル (30G/58G)

4x100GE

P タイル (16G)
インテル® Ultra Path インターコネクト (インテル® UPI)

または
PCIe* Gen4 x16

インテル® Stratix® 10 デバイスファミリー GX、SX GX, SX, TX, MX TX, MX DX
最大トランシーバー数 / タイル* 24 24 24 20
チップ間最大データレート (NRZ/PAM4) 17.4 Gbps/- 28.3 Gbps/- 28.9 Gbps/57.8 Gbps 16 GT/s/-
バックプレーン最大データレート (NRZ/PAM4) 12.5 Gbps/- 28.3 Gbps/- 28.9 Gbps/57.8 Gbps 16 GT/s/-
最大データレートでの挿入損失 最大 18 dB 最大 30 dB 最大 35 dB PCIe* Gen 4 および UPI の仕様と条件を参照
ハード IP

PCIe* Gen1、2、および 3 x1、x4、x8、および x16 レーンをサポート

10G Fire Code FEC ハード IP

PCIe* Gen1、2、および 3 x1、x4、x8、および x16 レーン 

SR-IOV、

4 つの物理ファンクション、

2K バーチャル・ファンクション

10G Fire Code FEC ハード IP

RS-FEC および KP-FEC を備えた 10 / 25 / 100 GbE MAC インテル® Ultra Path インターコネクト (インテル® UPI)
PCIe* Gen1、2、3、および 4 x1、x4、x8、および x16 レーン
SR-IOV、
8 つの物理ファンクション
2048 のバーチャル・ファンクション
ポート分岐のサポート (2x8 のエンドポイントまたは 4x4 のルートポート)
トランザクション・レイヤー (TL) バイパス機能
CvP (プロトコル経由コンフィグレーション) 初期化
自律モード
VirtIO
スケーラブル IOV
共有仮想メモリー
*デバイスとパッケージの組み合わせで利用可能なトランシーバーの正確な数については、インテル® Stratix® 10 デバイスの製品一覧を参照してください。

CPU、ASIC、および ASSP へのインターコネクト

インテル® Stratix® 10 DX FPGA は、ハイパフォーマンスなアクセラレーション・アプリケーションを対象として、データセンター、ネットワーキング、クラウド・コンピューティング、テスト / 計測の各市場での採用が増えています。UPI インターフェイスと PCIe* Gen4 インターフェイスの両方をサポートするハードとソフトの IP ブロックを特長としています。

FPGA を特定のインテル® Xeon® スケーラブル・プロセッサーに接続すると、インテル® Ultra Path インターコネクト (インテル® UPI) を介し、低レイテンシーかつハイパフォーマンスのコヒーレント・インターフェイスが提供されます。非コヒーレント・インターフェイスでは PCI Express* (PCIe*) Gen4 ケーブルデバイスを利用します。

インテル® Stratix® 10 FPGA および SoCs インターコネクト・ソリューションの詳細は次のとおりです。

  • インテル® Stratix® 10 デバイスに組込まれた、インテル® UPI のハード IP ブロックにより、キャッシュ・エージェントとホーム・エージェント・ソフト IP をサポート
  • PCI Express Gen4 x16 のハード IP ブロックは、エンドポイントおよびルートポート分岐モード、シングルルート I/O 仮想化 (SR-IOV)、仮想 I/O デバイス (VIRTIO)、インテル® スケーラブル I/O 仮想化 (インテル® スケーラブル IOV) の仮想化サポート、トランザクション・レイヤー・バイパス・モードなどの機能を搭載しています。

外部メモリー・インターフェイス

インテル® Stratix® 10 デバイスは、シリアル・インターフェイスやパラレル・インターフェイスをはじめ、クラス最高のメモリー・インターフェイス・サポートを提供します。

パラレル・メモリー・インターフェイス

インテル® Stratix® 10 デバイスは、DDR4 SDRAM に最大 2,666 Mbps のパラレルメモリーをサポートし、以下のようなその他の各種プロトコルもサポートしています。

  • 以下の規格をサポートする、クラス最高のハード・メモリー・コントローラーが、低消費電力で高い性能を提供します。
    • DDR4
    • DDR3 / DDR3L
    • LPDDR3
  • ソフト・コントローラーのサポートは、以下の各種メモリー・インターフェイス規格をサポートする柔軟性を提供します。
    • RLDRAM 3
    • QDR II+ / QDR II + Xtreme / QDR IV。
    • 一部のインテル® Optane™ DC パーシステント・メモリー。

セキュア・デバイス・マネージャー

インテル® Stratix® 10 デバイスファミリーは、すべての集積度、およびデバイス・ファミリー・バージョンで利用できる新しいセキュア・デバイス・マネージャー (SDM) を導入します。FPGA 全体の中央コマンドセンターの機能を果たすセキュア・デバイス・マネージャーは、コンフィグレーション、デバイス・セキュリティー、SEU (Single Event Upset) への対応、電力管理などの主な操作を制御します。セキュア・デバイス・マネージャーは、FPGA ファブリック、SoC デバイスのハード・プロセッサー・システム (HPS)、エンベデッド・ハード IP ブロック、I/O ブロックなどのデバイス全体に対して統一されたセキュアな管理システムを構築します。

インテル® Stratix® デバイス・セキュリティー・ユーザー・ガイドを読む

DSP

インテル® Stratix® 10 デバイスでは、DSP デザインで最大 10 TFLOPS の IEEE-754 単精度浮動小数点処理を実現できます。この前例のないコンピューター処理スループットは、各 DSP ブロック内のハード化浮動小数点演算機能により実現されました。当初インテル® Arria® 10 デバイスファミリーで導入され、拡張されてインテル® Stratix® 10 FPGA & SoC で桁違いのスループットを実現しています。「Intel® Stratix® 10 FPGA and SoC DSP backgrounder」(英語) を参照してください。

インテル® Stratix® 10 デバイス DSP ブロック

AI Tensor ブロック

インテル® Stratix® 10 NX FPGA を使用して、AI アクセラレーション・デザインは ~1 TOPS / W で 143 TOPS/TFLOPS (INT8 / FP16)、あるいは ~2 TOPS / W2で 286 TOPS/TFLOPS (INT4 / FP12) を達成できます。このコンピューター処理スループットは、AI Tensor ブロックという AI に最適化された新しいタイプのコンピューティング・ブロックにより可能になりました。AI Tensor ブロックには、それぞれ 10 個のマルチプライヤーと 10 個のアキュムレーターが含まれる3 つのドット積ユニット合計 30 個のマルチプライヤーと 30 個のアキュムレーターが含まれています。AI Tensor ブロックのアーキテクチャーは、幅広い AI コンピューティングで使用される一般的な行列積またはベクトル行列積向けにチューニングされ、小行列でも大行列でも効率的に動作するように設計されています。

インテル® Stratix® 10 NX FPGA AI Tensor ブロック

AI Tensor ブロックのマルチプライヤーは、INT8 と INT4 のベース精度を有し、共有指数サポート・ハードウェアを通じてブロック浮動小数点 16 (ブロック FP16) とブロック浮動小数点 12 (ブロック FP12) 数値フォーマットに対応します。INT32 あるいは IEEE754 単精度浮動小数点 (FP32) 精度はすべての加積算に対応しており、複数の AI Tensor ブロックを共にカスケード表示して大規模な行列をサポートすることができます。

SEU の緩和

SEU (Single event upset) は、放射線の影響により稀に発生する内部メモリーエレメントの予期せぬ状態変化です。この状態変化はソフトエラーと呼ばれ、デバイスが永久的に破損することはありません。

インテルの 14nm トライゲート・プロセスにより提供される高い SEU 耐性の結果、インテル® Stratix® 10 デバイスでのこのエラーの発生率は本質的に低いものとなります。また、インテルはデザインで SEU が発生した場所を特定するためのきめ細かい機能を提供しているため、適切に対応するようにシステムを設計できます。

インテル® Stratix® 10 FPGA & SoC はクラス最高の SEU 緩和機能で高い信頼性を確保

  • 高度な SEU 検出 (ASD)
    • センシティビティー・プロセシング
    • 階層タグ
  • フォルト・インジェクション
    • デザインの特性を把握し、改善するために使用

ハード・プロセッサー・システム

インテルの SoC FPGA 分野でのリーダーシップを土台に構築されたインテル® Stratix® 10 SoC には、次世代ハード・プロセッサー・システム (HPS) が含まれており、業界屈指のパフォーマンスと電力効率の SoC FPGA を提供します。HPS の中心には、非常に効率的なクアッドコア ARM* Cortex*-A53 プロセッサー・クラスターがあります。このプロセッサーは、非常に高いワットあたり性能を実現するために最適化され、前世代 SoC FPGA から最大 50 % 消費電力を削減します。また、HPS には、システムメモリー管理ユニット、キャッシュ・コヒーレンシー・ユニット、ハード・メモリー・コントローラー、およびエンベデッド・ペリフェラルの充実した機能セットが含まれています。

インテル® Stratix® 10 SoC 開発ツール

ARM* Development Studio* 5 (DS-5*) Intel® SoC FPGA Edition はインテル® Stratix® 10 SoC デバイスをサポートし、ヘテロジニアス・デバッグ、プロファイリング、およびチップ全体の視覚化を提供します。SoC EDS は、CPU および FPGA ドメインからのあらゆるソフトウェア・デバッグ情報を一元化し、標準 DS-5* ユーザー・インターフェイス内に整理して提示します。インテルと ARM は、これまでにないレベルのデバッグの可視化とコントロールを実現し、ユーザーの生産性を大幅に向上させるツールキットを開発しました。

詳細については、インテル® Stratix® 10 SoC ページをご覧ください。

免責事項

1

テストは、特定のシステムでの個々のテストにおけるコンポーネントのパフォーマンスを測定します。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の詳細については、http://www.intel.com/performance/ (英語) を参照してください。

2

インテル社内での推定値に基づいています。
テストは、特定のシステムでの個々のテストにおけるコンポーネントのパフォーマンスを測定します。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の詳細については、http://www.intel.co.jp/performance/ (英語) を参照してください。
インテル® テクノロジーを使用するには、対応するハードウェア、ソフトウェア、またはサービスの有効化が必要となる場合があります。
絶対的なセキュリティーを提供できる製品やコンポーネントはありません。
結果は推定 / シミュレートされています。コストと結果は状況によって変わります。
© Intel Corporation.Intel、インテル、それらのロゴ、およびその他のインテルのマークは、アメリカ合衆国および / またはその他の国における Intel Corporation またはその子会社の商標です。その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。