JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション Fパラメーター
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

2.5.1. ランタイム・コンフィグレーション

JESD204B IPにより、 インテル® Stratix® 10を除いたサポートされているすべてのデバイスでLMFパラメーターのランタイム・コンフィグレーションが可能になります。インテルStratix 10デバイスの場合、JESD204B IPコアは、表 15 のJESD204B Configurationsタブに示されているIPコンフィグレーションを使用して、ターゲット・コンバーター・デバイスに従ってパラメーター化する必要があります。

注: インテル® Stratix® 10デバイスでは、特定のレジスターへのランタイムアクセスがディスエーブルになっています。詳細については、TXおよびRXレジスターマップを参照してください。

IP生成時に正しく設定する必要がある最も重要なパラメーターは、L パラメーターと F パラメーターです。パラメーターLはサポートされている最大レーンを示し、パラメーターFは確定的レイテンシーに必要なデスキューバッファーのサイズを示します。ハードウェアはパラメーター化中に生成されます。つまり、ランタイム・プログラマビリティーは、パラメーター化および生成されたハードウェアからのみフォールバックできますが、パラメーター化されたIPコアを超えることはできません。

ランタイム・コンフィグレーションを使用して、さまざまなLMFコンフィグレーションを持つコンバーター・デバイスのパフォーマンスをプロトタイピングまたは評価できます。ただし実際の量産では、インテルは、目的のLMFを使用してJESD204B IPコアを生成して最適化されたゲート数を取得することをお勧めします。

例えば、コンバーター・デバイスがLMF = 442とLMF = 222をサポートしている場合、両方のコンフィグレーションのパフォーマンスを確認するには、最大FおよびL (L = 4およびF = 2) でJESD204B IPを生成する必要があります。フォールバック・コンフィグレーションを使用して、LMF = 222モードで使用されていないレーンをディスエーブルすることができます。M、N、S、CS、CF、HDなどの他のJESD204BコンフィグレーションがパラメーターFの設定に違反していないことを確認する必要があります。Configuration and Status Register (CSR) スペースにアクセスして、次のような他のコンフィグレーションを変更できます。

  • K (マルチフレーム)
  • デバイスとレーンID
  • スクランブラーのイネーブルまたはディスエーブル
  • 文字置換のイネーブルまたはディスエーブル

Fパラメーター

このパラメーターでは、JESD204Bリンクが動作しているレーンごとのフレームあたりのオクテット数を示します。

  • インテル® Agilex™ および インテル® Stratix® 10 (Lタイル、Hタイル、およびEタイル) デバイスは、F = 1-256 をサポートします (F = 3は使用可能)
  • インテル® Cyclone® 10 GX、 インテル® Arria® 10、 Stratix® V、 Arria® V、 Arria® V GZ、および Cyclone® Vデバイスは、F = 1、2、4–256をサポートします (F = 3は使用不可)

High Density (HD) データ形式をサポートするために、JESD204B IPはフレームの開始とフレームの終了を追跡します。これは、Fが奇数または偶数のいずれかになる可能性があるためです。フレームの開始とマルチフレームの開始は、32ビットのデータ幅アーキテクチャーをラップします。RX IPは、フレームの開始 (sof[3:0]) とマルチフレームの開始 (somf[3:0]) を出力します。これらはマーカーとして機能し、 Avalon® ストリーミング・データ・ストリームを使用します。これらのマーカーに基づいて、トランスポート層がフレームを構築します。

HDデータ形式が0に設定されている単純なシステムでは、Fは常に 1、2、4、6、8 などになります。これにより、トランスポート層のデザインが簡素化されるため、sof[3:0] マーカーと somf[3:0] マーカーを使用する必要はありません。

関連情報
レベル 2 の表題