JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

4.7.3. レシーバーレジスター

表 58.  lane_ctrl_common共通レーン制御およびアサインメント。共通レーン制御は、リンク内のすべてのレーンに適用されます。

オフセット: 0x0

注: コンパイル時に固有のビットは、レジスターを介してコンフィグレーションできません。値を変更するには、リコンパイルする必要があります。
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 rl 物理レーン制御予約レジスター RW 0x0
1 csr_bit_reversal LSB/MSBファーストのシリアル化のビット反転。これは、IP生成の前に設定する必要があるコンパイル時のオプションです。
  • 0 = LSBファーストのシリアル化
  • 1 = MSBファーストのシリアル化
注: JESD204Bコンバーター・デバイスは、MSBファーストのシリアル化またはLSBファーストのシリアル化をサポートする場合があります。

IPを生成する際には、csr_byte_reversal ビットと csr_bit_reversal ビットの両方を1に設定する必要があります。

csr_bit_reversal = 1の場合、ワードアライナーは、PMAデシリアライズ化されたデータを受信するとRXパラレル・データ・ビットを反転します。

例えば、20ビットモードでは、D[19:0] はD[0:19] に再配線され、40ビットモードになります。D[39:0] はD[0:39] に再配線されます。

 R コンパイル時に固有
0 csr_byte_reversal LSB/MSBファーストのシリアル化のバイト反転。これは、IP生成の前に設定する必要があるコンパイル時のオプションです。
  • 0 = LSBファーストのシリアル化

    バイトオーダー = {octet3、octet2、octet1、octet0}

  • 1 = MSBファーストのシリアル化

    バイトオーダー = {octet0、octet1、octet2、octet3}

注: JESD204Bコンバーター・デバイスは、MSBファーストのシリアル化またはLSBファーストのシリアル化のいずれかをサポートする場合があります。

csr_byte_reversal = 1の場合、ワードアライナーによりバイトオーダーが逆になります。

R コンパイル時に固有
表 59.  lane_ctrl_0レーン0のレーン制御とアサインメント。

オフセット: 0x4
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 csr_alllanes_patternalign_en

リンクの初期化中に、指定されたパターン境界アライメントへのワード・アライメントをイネーブルします。通常動作では、このビットを1に設定する必要があります。

注: このビットをディスエーブルして、ビット・スリップ・エラーをデバッグできます。
RW 0x1
1 csr_lane0_powerdown

レーン0のパワーダウン制御。

このレジスターは、csr_lane_powerdown[0] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
 RW 0x0
0 csr_lane0_polarity

レーン0の極性を反転するには1を設定します。

設定すると、RXインターフェイスはRXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 60.  lane_ctrl_1レーン1のレーン制御と割り当て。

オフセット: 0x8
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 rl1

物理レーン制御予約レジスター

 RW 0x1
1 csr_lane1_powerdown

レーン1のパワーダウン制御。

このレジスターは、csr_lane_powerdown[1] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
 RW 0x0
0 csr_lane1_polarity

レーン1の極性を反転するには1を設定します。

設定すると、RXインターフェイスはRXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 61.  lane_ctrl_2レーン2のレーン制御とアサインメント。

オフセット: 0xC
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 rl2

物理レーン制御予約レジスター

 RW 0x1
1 csr_lane2_powerdown

レーン2のパワーダウン制御。

このレジスターは、csr_lane_powerdown[2] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
 RW 0x0
0 csr_lane2_polarity

レーン2の極性を反転するには1を設定します。

設定すると、RXインターフェイスはRXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 62.  lane_ctrl_3レーン3のレーン制御とアサインメント。

オフセット: 0x10
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 rl3

物理レーン制御予約レジスター

 RW 0x1
1 csr_lane3_powerdown

レーン3のパワーダウン制御。

このレジスターは、csr_lane_powerdown[3] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
 RW 0x0
0 csr_lane3_polarity

レーン3の極性を反転するには1を設定します。

設定すると、RXインターフェイスはRXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 63.  lane_ctrl_4レーン4のレーン制御とアサインメント。

オフセット: 0x14
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 rl4

物理レーン制御予約レジスター

 RW 0x1
1 csr_lane4_powerdown

レーン4のパワーダウン制御。

このレジスターは、csr_lane_powerdown[4] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
 RW 0x0
0 csr_lane4_polarity

レーン4の極性を反転するには1を設定します。

設定すると、RXインターフェイスはRXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 64.  lane_ctrl_5レーン5のレーン制御とアサインメント。

オフセット: 0x18
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 rl5

物理レーン制御予約レジスター

 RW 0x1
1 csr_lane5_powerdown

レーン5のパワーダウン制御。

このレジスターは、csr_lane_powerdown[2] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
 RW 0x0
0 csr_lane5_polarity

レーン5の極性を反転するには1を設定します。

設定すると、RXインターフェイスはRXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 65.  lane_ctrl_6レーン6のレーン制御とアサインメント。

オフセット: 0x1C
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 rl6

物理レーン制御予約レジスター

 RW 0x1
1 csr_lane6_powerdown

レーン6のパワーダウン制御。

このレジスターは、csr_lane_powerdown[6] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
 RW 0x0
0 csr_lane6_polarity

レーン6の極性を反転するには1を設定します。

設定すると、RXインターフェイスはRXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 66.  lane_ctrl_7レーン7のレーン制御とアサインメント。

オフセット: 0x20
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 rl7

物理レーン制御予約レジスター

 RW 0x1
1 csr_lane7_powerdown

レーン6のパワーダウン制御。

このレジスターは、csr_lane_powerdown[7] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
 RW 0x0
0 csr_lane7_polarity

レーン7の極性を反転するには1を設定します。

設定すると、RXインターフェイスはRXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 67.  dll_ctrlデータリンク層 (DLL) およびRX制御。

オフセット: 0x50
ビット 名前 説明 属性 リセット
31:17 Reserved 予約済み R 0x0
16 rd4 DLL制御予約レジスター4 RW 0x0
15 rd3 DLL制御予約レジスター3 RW 0x0
14 rd2 DLL制御予約レジスター2 RW 0x0
13 rd1 DLL制御予約レジスター1 RW 0x0
12 csr_link_reinit_disable

Code Groupエラーを除くすべてのエラー状態に対して、リンクの再初期化をディスエーブルします。これは、レジスター rx_err_link_reinit (0x78) をオーバーライドするグローバルリンクの再初期化のディスエーブル化です。

  • 0 = エラー状態時のリンクの再初期化をイネーブルする (デフォルト)
  • 1 = Code Group Errorを除くすべてのエラー条件でリンクの再初期化をディスエーブルする
 RW 0x0
11 rd0 DLL制御予約レジスター0 RW 0x0
10:7 csr_ilas_data_sel

2 番目のILASマルチフレーム中に送信されたJESD204Bリンク・コンフィグレーション・データは、レーンごとにラッチされます。

このレジスターは、ilas_octet0 (0xa0)、ilas_octet1 (0xa4)、ilas_octet2 (0xa8)、および ilas octet3 (0xac) レジスターに配線される必要なレーンのリンク・コンフィグレーション・データを選択するために使用されます。無効なレーンが選択された場合、ilas_octet0 から ilas_octet3 のリンク・コンフィグレーション・データは無効 (すべてゼロ) になります。

4'b0000 = レーン0のILASリンク・コンフィグレーション・データ、4'b0001 = レーン1のILASリンク・コンフィグレーション・データ、... 4'b0111 = レーン7のILASリンク・コンフィグレーション・データです。

 RW 0x0
6:3 Reserved 予約済み R 0x0
2 csr_dis_lane_align_det

通常動作では、JESD204B IPは、マルチフレームの終了/A/文字を検出し、レーン・アライメントをチェックする必要があります。デバッグ目的でこのチェックをディスエーブルすることができます。

  • 0 = レーン・アライメント検出をイネーブルする (デフォルト)
  • 1 = レーン・アライメント検出をディスエーブルする
 RW 0x0
1 csr_dis_frame_align_det

通常動作では、JESD204B IPはフレーム終了/F/文字を検出し、フレーム・アライメントをチェックする必要があります。デバッグ目的でこのチェックをディスエーブルすることができます。

  • 0 = フレーム・アライメント検出をイネーブルする (デフォルト)
  • 1 = フレーム アライメント検出をディスエーブルする
 RW 0x0
0 csr_lane_sync_en レーン同期イネーブルは、JESD204Bリンクのマルチレーン・アライメントが必要です。
  • 0 = レーン同期のディスエーブル化が無効化される

    IPは、送信デバイスがILASをバイパスし、DLLステートがCGSからUSER DATAに遷移することを予期し、この遷移をチェックしてエラスティック・バッファーからデータを解放します。

  • 1 = レーン同期をイネーブルする (デフォルト)。

    IPは、送信デバイスからのDLLステートがCGSからILASに遷移し、次にUSER DATAに遷移することを予期し、ILASからチェックします。

注: NMCDA-SLとして分類されるデバイスの場合、レーン同期をディスエーブルすることができます。他のすべてのデバイスでは、このビットを1に設定する必要があります。
RW 0x0
表 68.  syncn_sysref_ctrlSYSREF制御。

オフセット: 0x54

注: コンパイル時に固有のビットは、レジスターを介してコンフィグレーションできません。値を変更するには、リコンパイルする必要があります。
ビット 名前 説明 属性 リセット
31:25 Reserved 予約済み R 0x0
24:21 csr_syncn_delay

この4ビットレジスターは、デアサートを遅らせることによって SYNC_N アサート (Lowステート) を拡張します。有効な値は0から15です。0は、SYNC_N デアサート時に追加の遅延がないことを示します。

Subclass 0の場合、この値は、SYNC_N が拡張されるリンククロックの数を示します。

Subclass 1および2の場合、この値は、SYNC_N が拡張されるマルチフレームの数を示します。

RW 0x00
20 csr_cgs_bypass_sysref

このビットは、Subclass 1のみに適用されます。Code Group Synchronization (CGS) からInitial Lane Alignment Sequence (ILAS) へのDLLステート遷移をイネーブルして、SYSREF 単一検出サンプリングをバイパスします。

デフォルトでは、SYSREF がサンプリングされるまで、JESD204B IPはCGSステート (SYNC_N をアサート) のままです。csr_sysref_singledet がクリアされると、DLLステートのみが次のLMFCティックでCGSからILASに遷移できます。

このレジスターに1を書き込むと、SYSREF の少なくとも1つの立ち上がりエッジがサンプリングされていることを確認せずに、IPがCGSステートを終了できるようになります。

注: これはデバッグモードであり、迅速なリンクアップのみが必要な場合に SYSREF サンプリングをバイパスできます。このビットを1に設定すると、SYSREF サンプリングとCGS終了の間で競合状態が発生する可能性があります。
RW 0x0
19:12 csr_lmfc_offset

LMFCオフセットはバイナリー値から1を引いた値です。連続モードまたは単一検出モードで SYSREF の立ち上がりエッジが検出されると、LMFCカウンターは csr_lmfc_offset に設定された値にリセットされます。

LMFCカウンターはリンク・クロック・ドメインで動作するため、カウンターの有効な値は0から ((FxK/4)-1) です。範囲外の値が設定されている場合、LMFCオフセットは内部で0にリセットされます。

デフォルトでは、SYSREF の立ち上がりエッジでLMFCカウンターが0にリセットされます。ただし、コンバーター・デバイスによってサンプリングされた SYSREF とFPGAの間に大きな位相オフセットがあるシステムデザインの場合は、このレジスターを使用してLMFCオフセットのリセット値を変更することによって、SYSREF エッジを実質的にシフトできます。

RW 0x00
11 csr_force_rbd_release

このビットを設定すると、最新の到着レーンがシステムに到着した直後にRBDエラスティック・バッファーが強制的に解放されます。

csr_rbd_offset を rx_status0 (0x80) csr_rbd_count に間接的に強制します。このレジスターは、csr_rbd_offset をオーバーライドします。

RW 0x0
10:3 csr_rbd_offset

これは2進数から1を引いた値です。RXエラスティック・バッファーは、リンクの複数のレーンからのデータをアライメントし、LMFC境界 (csr_rbd_offset = 0) でバッファーを解放します。

このレジスターは、初期のRBDリリースの機会に柔軟性を提供します。RBDオフセットの正当な値は、((FxK/4)-1) から0までで、リンククロック数でアライメントされます。csr_rbd_offset が有効な値を超えて設定されている場合、RBDエラスティック・バッファーはすぐに解放されます。

注: Subclass 1では、最も古いレーンデータから最新のレーンデータまでがエラスティック・バッファーに格納されます。データはデスキューされ、(csr_rbd_offset = 0) のLMFC境界で解放されます。LMFC内部カウンターに関する最新のレーン到着の位置は、レジスター rx_status0 (0x80) csr_rbd_count で報告されます。このレジスターで安全なRBDリリースを設定して、パワー・サイクル・モードで確定的レイテンシーを確保します。詳細については、確定的レイテンシーに関するアプリケーション・ノートを参照してください。
RW 0x0
2 csr_sysref_singledet

このレジスターは、SYSREF の立ち上がりエッジの単一サンプルでLMFCのリアライメントをイネーブルします。SYSREF がサンプリングされると、ビットはハードウェアによって自動クリアされます。(リンクのリセットまたは再初期化のために) SYSREF を再度サンプリングする必要がある場合は、このビットを再度設定する必要があります。

このレジスターには、別の重要な機能もあります。JESD204B IPは、少なくとも SYSREF エッジがサンプリングされない限り、CGSを決して終了しません。これは、サンプリングされる SYSREF とCGSからILASへの出口との間の競合状態を防ぐためです。IPとコンバーター・デバイスの両方で共通の SYSREF がサンプリングされる前にCGSがILASに移行すると、不確定的なレイテンシーが発生します。これは、ILASがリセットからリリースされるフリーランニングLMFCカウンターに基づいて送信されるためです。

  • 0 = SYSREF の立ち上がりエッジがあるとき、LEMCカウンターはリセットされません。
  • 1 = SYSREF の最初の立ち上がりエッジでLMFCカウンターをリセットしてから、このビットをクリアします。(デフォルト)

インテルは、SYSREF 連続検出モードを実行する場合でも、csr_sysref_alwayson で csr_sysref_singledet を使用することをお勧めします。これは、このレジスターが SYSREF がサンプリングされたかどうかを示すことができるためです。このレジスターは、上記の競合状態も防ぎます。SYSREF 単一検出モードのみを使用すると、不正な SYSREF 周期を検出できなくなります。

RW 0x1
1 csr_sysref_alwayson

このレジスターでは、SYSREF の立ち上がりエッジごとにLMFCのリアライメントをイネーブルします。0から1への SYSREF 遷移が検出されるたびに、LMFCカウンターがリセットされます。

0 = SYSREF の立ち上がりエッジがあるとき、LEMCカウンターはリセットされません。

1 = SYSREF 立ち上がりエッジごとにLMFCカウンターを継続的にリセットします。

このビットが設定されると、SYSREF 周期がチェックされて、内部拡張マルチブロック周期に違反しないことが確認されます。この周期は、((FxK)/4) のn整数倍のみになります。

SYSREF 周期がローカル拡張マルチブロック周期と異なる場合、レジスター rx_err (0x60) csr_sysref_lmfc_err がアサートされ、割り込みがトリガーされます。

SYSREF 周期を変更する場合は、最初にこのビットを0に設定する必要があります。SYSREF クロックが安定すると、このビットは1に設定され、新しい SYSREF の立ち上がりエッジがサンプリングされます。

RW 0x0
0 csr_link_reinit

JESD204B IPは、リンクを再初期化して、SYNC_N 信号を0に駆動することでCode Group Synchronizationに入ります。ソフトウェアは、このレジスターを設定する前に、SYNC_N (register rx_status0 (0x80) csr_dev_syncn) が1であることを確認する必要があります。(ハードウェアによってリンクの再初期化が開始されると、このビットは自動的にクリアされます)。

  • 0 = リンクの再初期化要求なし (デフォルト)
  • 1 = リンクを再初期化する
 RW 0x0
表 69.  ctrl_reserve制御レジスター予約。

オフセット: 0x58
ビット 名前 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 70.  rx_err0このレジスターは、FPGA IPで検出されたエラーを記録します。JESD204B IPで検出されたエラーは、このレジスターと rx_err1 (0x64) に記録されます。RX Error Enable (rx_err_enable (0x74)) の対応するビットによってイネーブルにされている場合、レジスターの各セットビットは割り込みを生成します。割り込みを処理した後、ソフトウェアは適切な処理済み割り込みステータスビットをクリアし、他の割り込みが保留されていないことを確認する必要があります。RX Error Link Reinitialization Enable (rx_err_link_reinit (0x78)) の対応するビットによってイネーブルされている場合、レジスター内の各セットビットはリンク再初期化を発行します。Code Groupエラーのみをディスエーブルにすることはできず、JESD204B仕様に準拠するために常にリンクの再初期化を強制する必要があります。

オフセット: 0x60
ビット 名前 説明 属性 リセット
31:9 Reserved 予約済み R 0x0
8 re4 RXエラー予約ステータス4 RW1C 0x0
7 csr_pcfifo_empty_err

JESD204Bリンクの実行中に、Phase Compensation FIFOの1つ以上のレーンが予期せず空であることが検出されました。

このステータスビットは、PCSオプションに関係なく、Soft PCSがイネーブルされたインテルArria 10と、インテルAgilexおよびインテルStratix 10デバイスには適用されません。

注: このビットがトリガーされた場合、JESD204Bリンクをリセットする必要があります。トランシーバー・チャネルとJESD204B IPリンクのリセットを適用する必要があります。
RW1C 0x0
6 csr_pcfifo_full_err

JESD204Bリンクの実行中に、Phase Compensation FIFOの1つ以上のレーンが予期せずフルであることが検出されました。

インテルAgilexおよびインテルStratix 10デバイスには適用されません。

注: このビットがトリガーされた場合、JESD204Bリンクをリセットする必要があります。トランシーバー・チャネルとJESD204B IPリンクのリセットを適用する必要があります。
RW1C 0x0
5 csr_rx_locked_to_data_err JESD204Bリンクの実行中に、データにロックされた1つ以上のレーンが検出されました。 RW1C 0x0
4 csr_lane_deskew_err レーン間のデスキューがLMFC境界を超えるとアサートされます。このエラーは、rbd_offset が正しくプログラムされていないか、デバイス内またはマルチデバイス全体のレーン間のスキューがLMFC境界を超えた場合にトリガーされます。すべてのレーンにおけるすべてのILAは、1つのLMFC境界内に存在する必要があります。

詳細については、確定的レイテンシーに関するアプリケーション・ノートを参照してください。

 RW1C 0x0
3 csr_frame_data_ready_err

このエラービットがアサートされるのは、データが有効なときにAV-STバス上でアップストリーム・コンポーネントによって準備されたデータが0であることをRXが検出した場合です。トランスポート層は、システムのアップストリーム・デバイス (AV-STシンク・コンポーネント) が常にトランスポート層から有効なデータを受信する準備ができていることを想定しています。

注: このエラー検出が必要ない場合は、アップストリームからの jesd204_rx_data_ready 信号をインテルFPGAトランスポート層で1に接続することができます。これは、JESD204B RXコアからではなく、トランスポート層からのエラーです。
RW1C 0x0
2 csr_dll_data_ready_err

このエラービットがアサートされるのは、データが有効なときにAV-STバス上でアップストリーム・コンポーネントによって準備されたデータが0であることをRXが検出した場合です。デザイン上、JESD204B RXコアは、アップストリーム・デバイス (JESD204Bトランスポート層) が常にJESD204B RXコアから有効なデータを受信する準備ができていることを想定しています。

注: このエラー検出が必要ない場合は、jesd204_rx_link_ready 信号を1に接続できます。
RW1C 0x0
1 csr_sysref_lmfc_err syncn_sysref_ctrl (0x54) csr_sysref_alwayson レジスターが1に設定されている場合、LMFCカウンターは、SYSREF 周期が (FxK/4) の n整数倍であるLMFCカウンターと一致するかどうかをチェックします。

SYSREF 周期がLMFC周期と一致しない場合、このビットがアサートされます。

RW1C 0x0
0 Reserved 予約済み R  
表 71.  rx_err1このレジスターは、FPGA IPで検出されたエラーを記録します。JESD204B IPで検出されたエラーは、このレジスターと rx_err1 (0x64) に記録されます。RX Error Enable (rx_err_enable (0x74)) の対応するビットによってイネーブルにされている場合、レジスターの各セットビットは割り込みを生成します。割り込みを処理した後、ソフトウェアは適切な処理済み割り込みステータスビットをクリアし、他の割り込みが保留されていないことを確認する必要があります。RX Error Link Reinitialization Enable (rx_err_link_reinit (0x78)) の対応するビットによってイネーブルされている場合、レジスター内の各セットビットはリンク再初期化を発行します。Code Groupエラーのみをディスエーブルにすることはできず、JESD204B仕様に準拠するために常にリンクの再初期化を強制する必要があります。

オフセット: 0x64
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9 csr_ecc_fatal_err ECCの致命的なエラーが発生したときにアサートします。これは、検出されて修正されていないダブル・ビット・エラーを反映しています。 RW1C 0x0
8 csr_ecc_corrected_err ECCエラーが修正されたときにアサートします。これは、検出および修正されたシングル・ビット・エラーを反映しています。 RW1C 0x0
7 dllerrs_rs DLLエラー予約ステータス。 RW1C 0x0
6 csr_ilas_err

ILASシーケンスが欠落していることを示します。RXコアは、/K28.5/送信後にILASシーケンスが送信されることを想定しています。/K28.5/送信の後にILASが続かない場合、このエラーが発生します。

ILASの送信をディスエーブルするオプションがあるデバイスNMCDA-SLの場合、エラーマスクを使用してこのエラーをマスクする必要があります。

 RW1C 0x0
5 csr_disparity_err すべてのレーンのランニング・ディスパリティー・エラーです。現在のランニング・ディスパリティーによると、受信したコードグループは8b10bデコードテーブルに存在しますが、適切な列に見つかりません。 RW1C 0x0
4 csr_not_in_table_err すべてのレーンのテーブルエラーではありません。受信したコードグループは、どちらのディスパリティーの8b10bデコードテーブルにも見つかりません。 RW1C 0x0
3 csr_unexpected_kchar すべてのレーンで予期しない制御文字エラーが発生しました。特定の文字位置で予期されていない制御文字が受信されました。

予期しない/A/または/F/文字は、フレーム・アライメント・エラーまたはレーン・アライメント・エラーとしてフラグが立てられます。

 RW1C 0x0
2 csr_lane_alignment_err すべてのレーンのレーン・アライメント・エラー。以前の変換サンプルがエラーになっている可能性があります。マルチフレーム終了マーカー (/A/) の位置がずれています。

ダイナミック・リアライメントはサポートされていません。

 RW1C 0x0
1 csr_frame_alignment_err すべてのレーンのフレーム・アライメント・エラーです。以前の変換サンプルがエラーになっている可能性があります。フレーム終了マーカー (/F/または/A/) の位置がずれています。

ダイナミック・リアライメントはサポートされていません。

 RW1C 0x0
0 csr_cg_sync_err すべてのレーンのコードグループ同期エラー。ステートマシンが CS_INIT ステートに戻ったことを示します。 RW1C 0x0
表 72.  rx_err_enableこのレジスターは、割り込みを生成するエラータイプをイネーブルします。レジスタービットに0を設定すると、特定のエラータイプが割り込みを生成できなくなります。

オフセット: 0x74
ビット 名前 説明 属性 リセット
31:21 Reserved 予約済み R 0x0
20 csr_ecc_fatal_err_en ECC致命的エラータイプの割り込みをイネーブルします。すべてのレーンに適用されます。 RW 0x1
19 csr_ecc_corrected_err_en ECC訂正可能エラータイプの割り込みをイネーブルします。すべてのレーンに適用されます。 RW 0x0
18 dllerr_rs_en DLLエラー1予約をイネーブルします。すべてのレーンに適用されます。 RW 0x1
17 csr_ilas_err_en 欠落しているILASエラータイプの割り込みをイネーブルします。すべてのレーンに適用されます。 RW 0x1
16 csr_disparity_err_en ディスパリティー・エラー・タイプの割り込みをイネーブルします。すべてのレーンに適用されます。 RW 0x1
15 csr_not_in_table_err_en テーブルにないエラータイプの割り込みをイネーブルします。すべてのレーンに適用されます。 RW 0x1
14 csr_unexpected_kchar_en 予期しない制御文字タイプの割り込みをイネーブルします。すべてのレーンに適用されます。 RW 0x1
13 csr_lane_alignment_err_en レーン・アライメントのエラータイプの割り込みをイネーブルします。すべてのレーンに適用されます。 RV 0x1
12 csr_frame_alignment_err_en フレーム・アライメントのエラータイプの割り込みをイネーブルします。すべてのレーンに適用されます。 RV 0x1
11 csr_cg_sync_err_en コードグループ同期エラータイプの割り込みをイネーブルします。すべてのレーンに適用されます。 RW 0x1
10:9 Reserved 予約済み R 0x0
8 re4_en RXエラーイネ―ブル予約4 RW 0x1
7 csr_pcfifo_empty_err_en Phase Compensation FIFO空エラーの割り込みをイネーブルします。 RW 0x1
6 csr_pcfifo_full_err_en Phase Compensation FIFOフルエラーの割り込みをイネーブルします。 RW 0x1
5 csr_rx_locked_to_data_err_en RXのイネーブル割り込みはデータエラーにロックされません。 RW 0x1
4 csr_lane_deskew_err_en レーンデスキューのエラータイプの割り込みをイネーブルします。 RW 0x1
3 csr_frame_data_ready_err_en トランスポート層データreadyのエラータイプの割り込みをイネーブルします。 RW 0x1
2 csr_dll_data_ready_err_en DLLデータreadyのエラータイプの割り込みをイネーブルします。 RW 0x1
1 csr_sysref_lmfc_err_en SYSREF LMFCエラータイプの割り込みをイネーブルします。 RW 0x1
0 Reserved 予約済み R 0x0
表 73.  rx_err_link_reinitこのレジスターは、リンク再初期化を生成するエラータイプをイネーブルします。リンクの再初期化は、SYNC_N をLowにアサートすることでFPGA IPによって開始されます。レジスタービットに0を設定すると、リンクの再初期化から特定のエラータイプがディスエーブルになります。コードグループ同期エラーにはイネーブルされたビットがありません。これは、JESD204B仕様ではコード・グループ・エラーが SYNC_N をデアサートし、リンクの再初期化を要求する必要があるためです。

0: 特定のエラータイプがトリガーされた場合でも、再初期化しません。(デフォルト)

1: 特定のエラータイプがトリガーされた場合に再初期化します。

オフセット: 0x78
ビット 名前 説明 属性 リセット
31:21 Reserved 予約済み R 0x0
20 csr_ecc_err_fatal_link_reinit ECC致命的エラータイプのリンク再初期化をイネーブルします。すべてのレーンに適用されます。ECCエラーはリンクの問題によるものではないため、ユーザーが再初期化することはお勧めしません。 RW 0x0
19 csr_ecc_err_corrected_link_reinit ECC訂正可能エラータイプのリンク再初期化をイネーブルします。すべてのレーンに適用されます。ECCエラーは自己回復するため、ユーザーが再起動することはお勧めしません。 RW 0x0
18 csr_dllerr_rs_link_reinit DLLエラー1リンクを再初期化して予約をイネーブルします。すべてのレーンに適用されます。 RW 0x0
17 csr_ilas_err_link_reinit 欠落しているILASエラータイプのリンク再初期化をイネーブルします。すべてのレーンに適用されます。 RW 0x0
16 csr_disparity_err_link_reinit ディスパリティー・エラー・タイプのリンク再初期化をイネーブルします。すべてのレーンに適用されます。 RW 0x0
15 csr_not_in_table_err_link_reinit テーブルにないエラータイプのリンク再初期化をイネーブルします。すべてのレーンに適用されます。 RW 0x0
14 csr_unexpected_kchar_link_reinit 予期しない制御文字エラータイプのリンク再初期化をイネーブルします。すべてのレーンに適用されます。 RW 0x0
13 csr_lane_alignment_err_link_reinit レーン・アライメントのエラータイプにおけるリンク再初期化をイネーブルします。すべてのレーンに適用されます。 RW 0x1
12 csr_frame_alignment_err_link_reinit フレーム・アライメントのエラータイプにおけるリンク再初期化をイネーブルします。すべてのレーンに適用されます。 RW 0x1
11 rs5_link_reinit RXエラーリンクを再初期化して予約4をイネーブルします。 RW 0x1
10:9 Reserved 予約済み R 0x0
8 rs4_link_reinit RXエラーリンクを再初期化して予約4をイネーブルします。 RW 0x1
7 csr_pcfifo_empty_err_link_reinit Phase Compensation FIFO空エラーのリンク再初期化をイネーブルします。 RW 0x0
6 csr_pcfifo_full_err_link_reinit Phase Compensation FIFOフルエラーのリンク再初期化をイネーブルします。 RW 0x0
5 csr_rx_locked_to_data_err_link_reinit RXのリンク再初期化をイネーブルすると、データエラーにロックされません。 RW 0x0
4 csr_lane_deskew_err_link_reinit レーンデスキューのエラータイプにおけるリンク再初期化をイネーブルします。 RW 0x0
3 csr_frame_data_ready_err_link_reini Transport Layerデータがreadyのエラータイプにおけるリンク再初期化をイネーブルします。 RW 0x0
2 csr_dll_data_ready_err_link_reinit DLLデータがreadyのエラータイプにおけるリンク再初期化をイネーブルします。 RW 0x0
1 csr_sysref_lmfc_err_link_reinit SYSREF LMFCエラータイプのリンク再初期化をイネーブルします。 RW 0x1
0 Reserved 予約済み R 0x0
表 74.  rx_status0デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x80
ビット 名前 説明 属性 リセット
31:19 Reserved 予約済み R 0x0
18 RX Status reserve 8 予約済み R 0x0
17 RX Status reserve 7 予約済み R 0x0
16 RX Status reserve 6 予約済み R 0x0
15 RX Status reserve 5 予約済み R 0x0
14 RX Status reserve 4 予約済み R 0x0
13 RX Status reserve 3 予約済み R 0x0
12 RX Status reserve 2 予約済み R 0x0
11 RX Status reserve 1 予約済み R 0x0
10:3 csr_rbd_count

これは2進数から1を引いた値です。このレジスターから報告される正当な値は ((FxK/4)-1) から0です。

  • csr_rbd_count = 0の場合、最新のレーンがリンク内のLMFC境界に到達したことを示します。
  • csr_rbd_count = 1の場合、LMFC境界の1リンク・クロック・サイクル前に最新のレーンがリンク内に到着したことを示します。
注: リンクの最新のレーン到着がLMFC境界に近すぎる場合、インテルは、RBDリリースの機会 (sysref_ctrl 0x54 rbd_offset) を csr_rbd_count レジスターから少なくとも2リンククロック離して設定し、最悪の場合のパワーサイクル変動に対応することをお勧めします。
R 0x0
2:1 Reserved 予約済み R 0x0
0 csr_dev_syncn 内部 SYNC_N 値。
  • 0 = レシーバーは同期要求をアサートしています。
  • 1 = JESD204Bリンクが同期していません。
 R 0x0
表 75.  rx_status1デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x84
ビット 名前 説明 属性 リセット
31:24 Reserved 予約済み R 0x0
23 csr_lane7_rx_pcfifo_empty レーン7のRX位相補償FIFOステータスの空フラグ。 R 0x0
22 csr_lane6_rx_pcfifo_empty レーン6のRX位相補償FIFOステータスの空フラグ。 R 0x0
21 csr_lane5_rx_pcfifo_empty レーン5のRX位相補償FIFOステータスの空フラグ。 R 0x0
20 csr_lane4_rx_pcfifo_empty レーン4のRX位相補償FIFOステータスの空フラグ。 R 0x0
19 csr_lane3_rx_pcfifo_empty レーン3のRX位相補償FIFOステータスの空フラグ。 R 0x0
18 csr_lane2_rx_pcfifo_empty レーン2のRX位相補償FIFOステータスの空フラグ。 R 0x0
17 csr_lane1_rx_pcfifo_empty レーン1のRX位相補償FIFOステータスの空フラグ。 R 0x0
16 csr_lane0_rx_pcfifo_empty レーン0のRX位相補償FIFOステータスの空フラグ。 R 0x0
15:8 Reserved 予約済み R 0x0
7 csr_lane7_rx_pcfifo_full レーン7のRX位相補償FIFOステータスのフルフラグ。 R 0x0
6 csr_lane6_rx_pcfifo_full レーン6のRX位相補償FIFOステータスのフルフラグ。 R 0x0
5 csr_lane5_rx_pcfifo_full レーン5のRX位相補償FIFOステータスのフルフラグ。 R 0x0
4 csr_lane4_rx_pcfifo_full レーン4のRX位相補償FIFOステータスのフルフラグ。 R 0x0
3 csr_lane3_rx_pcfifo_full レーン3のRX位相補償FIFOステータスのフルフラグ。 R 0x0
2 csr_lane2_rx_pcfifo_full レーン2のRX位相補償FIFOステータスのフルフラグ。 R 0x0
1 csr_lane1_rx_pcfifo_full レーン1のRX位相補償FIFOステータスのフルフラグ。 R 0x0
0 csr_lane0_rx_pcfifo_full レーン0のRX位相補償FIFOステータスのフルフラグ。 R 0x0
表 76.  rx_status2デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x88
ビット 名前 説明 属性 リセット
31:24 Reserved 予約済み R 0x0
23 csr_lane7_pcs_valid レーン7のPCSステータス。PCSが有効で、正しいワード境界が検出され、それにアライメントされたことを示します。 R 0x0
22 csr_lane6_pcs_valid レーン6のPCSステータス。PCSが有効で、正しいワード境界が検出され、それにアライメントされたことを示します。 R 0x0
21 csr_lane5_pcs_valid レーン5のPCSステータス。PCSが有効で、正しいワード境界が検出され、それにアライメントされたことを示します。 R 0x0
20 csr_lane4_pcs_valid レーン4のPCSステータス。PCSが有効で、正しいワード境界が検出され、それにアライメントされたことを示します。 R 0x0
19 csr_lane3_pcs_valid レーン3のPCSステータス。PCSが有効で、正しいワード境界が検出され、それにアライメントされたことを示します。 R 0x0
18 csr_lane2_pcs_valid レーン2のPCSステータス。PCSが有効で、正しいワード境界が検出され、それにアライメントされたことを示します。 R 0x0
17 csr_lane1_pcs_valid レーン1のPCSステータス。PCSが有効で、正しいワード境界が検出され、それにアライメントされたことを示します。 R 0x0
16 csr_lane0_pcs_valid レーン0のPCSステータス。PCSが有効で、正しいワード境界が検出され、それにアライメントされたことを示します。 R 0x0
15:8 Reserved 予約済み R 0x0
7 csr_lane7_rx_cal_busy レーン7のリコンフィグレーション・ステータス。RXキャリブレーションが進行中であることを示します。 R 0x0
6 csr_lane6_rx_cal_busy レーン6のリコンフィグレーション・ステータス。RXキャリブレーションが進行中であることを示します。 R 0x0
5 csr_lane5_rx_cal_busy レーン5のリコンフィグレーション・ステータス。RXキャリブレーションが進行中であることを示します。 R 0x0
4 csr_lane4_rx_cal_busy レーン4のリコンフィグレーション・ステータス。RXキャリブレーションが進行中であることを示します。 R 0x0
3 csr_lane3_rx_cal_busy レーン3のリコンフィグレーション・ステータス。RXキャリブレーションが進行中であることを示します。 R 0x0
2 csr_lane2_rx_cal_busy レーン2のリコンフィグレーション・ステータス。RXキャリブレーションが進行中であることを示します。 R 0x0
1 csr_lane1_rx_cal_busy レーン1のリコンフィグレーション・ステータス。RXキャリブレーションが進行中であることを示します。 R 0x0
0 csr_lane0_rx_cal_busy レーン0のリコンフィグレーション・ステータス。RXキャリブレーションが進行中であることを示します。 R 0x0
表 77.  rx_status3デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x8C
ビット 名前 説明 属性 リセット
31:8 Reserved 予約済み R 0x0
7 csr_lane7_rx_locked_to_data アサートされると、レーン7のRX CDR PLLがRXデータにロックされ、RX CDRがLTRモードからLTDモードに変更されたことを示します。 R 0x0
6 csr_lane6_rx_locked_to_data アサートされると、レーン6のRX CDR PLLがRXデータにロックされ、RX CDRがLTRモードからLTDモードに変更されたことを示します。 R 0x0
5 csr_lane5_rx_locked_to_data アサートされると、レーン5のRX CDR PLLがRXデータにロックされ、RX CDRがLTRモードからLTDモードに変更されたことを示します。 R 0x0
4 csr_lane4_rx_locked_to_data アサートされると、レーン4のRX CDR PLLがRXデータにロックされ、RX CDRがLTRモードからLTDモードに変更されたことを示します。 R 0x0
3 csr_lane3_rx_locked_to_data アサートされると、レーン3のRX CDR PLLがRXデータにロックされ、RX CDRがLTRモードからLTDモードに変更されたことを示します。 R 0x0
2 csr_lane2_rx_locked_to_data アサートされると、レーン2のRX CDR PLLがRXデータにロックされ、RX CDRがLTRモードからLTDモードに変更されたことを示します。 R 0x0
1 csr_lane1_rx_locked_to_data アサートされると、レーン1のRX CDR PLLがRXデータにロックされ、RX CDRがLTRモードからLTDモードに変更されたことを示します。 R 0x0
0 csr_lane0_rx_locked_to_data アサートされると、レーン0のRX CDR PLLがRXデータにロックされ、RX CDRがLTRモードからLTDモードに変更されたことを示します。 R 0x0
表 78.  ilas_data1初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0x94
ビット 名前 説明 属性 リセット
31:24 csr_m

リンクM。

デバイスあたりのコンバーターの数 (バイナリー値から1を引いた値)。

注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
23:21 Reserved 予約済み R 0x0
20:16 csr_k

リンクK。

マルチフレームあたりのフレーム数 (バイナリー値から1を引いた値)。

注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
15:8 csr_f

リンクF。

フレームあたりのオクテット数 (バイナリー値から1を引いた値)。

注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
7 csr_scr_en

デスクランブラーをイネーブルまたはディスエーブルします。

  • 0 = デスクランブラーをディスエーブルする
  • 1 = デスクランブラーをイネーブルする
注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
6:5 Reserved 予約済み R 0x0
4:0 csr_l

リンクL。

コンバーターあたりのレーン数 (バイナリー値から1を引いた値)。

注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
表 79.  ilas_data2初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0x98
ビット 名前 説明 属性 リセット
31 csr_hd

リンクHD。

高集積形式。

注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
30:29 Reserved 予約済み R 0x0
28:24 csr_cf

リンクCF。

リンクごとのフレームクロック周期あたりのコントロール・ワード数
  • CF = Lが、31: すべてのレーン上のコントロール・ワードとしてエンコードされる
  • CF = 31は、L = 31の場合にのみ発生する
注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
23:21 csr_jesdv JESD204x バージョン。
  • 000 = JESD204A
  • 001 = JESD204B
注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
0x1
20:16 csr_s

リンクS。

フレームサイクルごとのコンバーターあたりのサンプル数 (バイナリー値から1を引いた値)。

注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
15:13 csr_subclassv

デバイス・サブクラス・バージョン

  • 000 = Subclass 0
  • 001 = Subclass 1
  • 010 = Subclass 2
注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
12.8 csr_np

リンクNP。

サンプルあたりの合計ビット数 (バイナリー値から1を引いた値)。

注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
7:6 csr_cs

リンクCS。

サンプルあたりの制御ビット数。

注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
5 Reserved 予約済み R 0x0
4:0 csr_n

リンクN。

コンバーターの解像度 (バイナリー値から1を引いた値)。

注: インテルAgilexおよびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
表 80.  ilas_octet0コンフィグレーション・チェック用のオクテット単位のリンク制御コンフィグレーション・フィールド。コンバーター・デバイスからのすべてのILASコンフィグレーション・データはラッチされ、ilas_octet0 (0xA0)、ilas_octet1 (0xA4)、ilas_octet2 (0xA8)、および ilas octet3 (0xAC) を介してアクセスできます。個々のチャネルごとに送信されたコンフィグレーション・データにアクセスするには、csr_ilas_data_sel レジスターを正しくコンフィグレーションして、異なるチャネルからこれらのレジスターにILASコンフィグレーション・データを多重化します。

オフセット: 0xA0
ビット 名前 説明 属性 リセット
31:24 no3 コンフィグレーション・オクテット3: SCR、L R 0x00
23:16 no2 コンフィグレーション・オクテット2: ADJDIR、PHADJ、LID R 0x00
15:8 no1 コンフィグレーション・オクテット1: ADJCNT、BID R 0x00
7:0 no0 コンフィグレーション・オクテット0: DID R 0x00
表 81.  ilas_octet1コンフィグレーション・チェック用のオクテット単位のリンク制御コンフィグレーション・フィールド。

オフセット: 0xA4
ビット 名前 説明 属性 リセット
31:24 no7 コンフィグレーション・オクテット7: CS、N R 0x00
23:16 no6 コンフィグレーション・オクテット6: M R 0x00
15:8 no5 コンフィグレーション・オクテット5: K R 0x00
7:0 no4 コンフィグレーション・オクテット4: F R 0x00
表 82.  ilas_octet2コンフィグレーション・チェック用のオクテット単位のリンク制御コンフィグレーション・フィールド。

オフセット: 0xA8
ビット 名前 説明 属性 リセット
31:24 no11 コンフィグレーション・オクテット11: RES1 R 0x00
23:16 no10 コンフィグレーション・オクテット10: HD、CF R 0x00
15:8 no9 コンフィグレーション・オクテット9: JESDV、S R 0x00
7:0 no8 コンフィグレーション・オクテット8: SUBCLASSV、N_PRIME R 0x00
表 83.  ilas_octet3コンフィグレーション・チェック用のオクテット単位のリンク制御コンフィグレーション・フィールド。

オフセット: 0xAC
ビット 名前 説明 属性 リセット
31:16 Reserved 予約済み R 0x00
15:8 no13 コンフィグレーション・オクテット13: FCHK R 0x00
7:0 no12 コンフィグレーション・オクテット12: RES2 R 0x00
表 84.  ilas_data12初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0xC0
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 csr_fxk_h

FxK[1:0]の上位ビット。これはバイナリー値から1を引いたものです。

Link FとLink Kの乗算は、4で割り切れる必要があります。

注: IPはチャネルごとに32ビットのデータ幅境界で実行されます。そのため、FxKが4で割り切れる必要があることを常に確認しなければなりません。
注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
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IP生成ごとにパラメーター値にリセットします。
1:0 csr_fxk_l

FxK[1:0]の下位ビット。これはバイナリー値から1を引いたものです。

Link FとLink Kの乗算は、4で割り切れる必要があります。

注: IPはチャネルごとに32ビットのデータ幅境界で実行されます。そのため、FxKが4で割り切れる必要があることを常に確認しなければなりません。FxK (バイナリー値から1を引いた値) は、下位2ビットで常に2'b11の値になります。
R 0x3
表 85.  rx_testJESD204 RXテスト制御。

オフセット: 0xD0
ビット 名前 説明 属性 リセット
31:4 Reserved 予約済み R 0x0
3:0 rx_testmode
  • 'b0xxx は、JESD204B IP用に予約済みです。
  • 'b1xxx は、JESD204B IP以外の外部コンポーネント用に予約済みです。
JESD204B IPテストモードでは、
  • 0000 = テストなし (デフォルト)
  • 0001 = K28.5
  • 0010 = D21.5
JESD204B IPリファレンス・デザインのテストモードでは、
  • 1000 = 交互チェッカーボード
  • 1001 = Ramp
  • 1010 = PRBS
 RW 0x0
表 86.  rx_status4デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0xF0
ビット 名前 説明 属性 リセット
31:16 Reserved 予約済み R 0x0
15:14 lane7_cs_state

レーン7のRX DLLコードグループ同期ステートマシンの現在のステートを示します。

 R 0x0
13:12 lane6_cs_state

レーン6のRX DLLコードグループ同期ステートマシンの現在のステートを示します。

 R 0x0
11:10 lane5_cs_state

レーン5のRX DLLコードグループ同期ステートマシンの現在のステートを示します。

 R 0x0
9:8 lane4_cs_state

レーン4のRX DLLコードグループ同期ステートマシンの現在のステートを示します。

 R 0x0
7:6 lane3_cs_state

レーン3のRX DLLコードグループ同期ステートマシンの現在のステートを示します。

 R 0x0
5:4 lane2_cs_state

レーン2のRX DLLコードグループ同期ステートマシンの現在のステートを示します。

 R 0x0
3:2 lane1_cs_state

レーン1のRX DLLコードグループ同期ステートマシンの現在のステートを示します。

 R 0x0
1:0 lane0_cs_state

レーン0のRX DLLコードグループ同期ステートマシンの現在のステートを示します。

 R 0x0
表 87.  rx_status5デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0xF4
ビット 名前 説明 属性 リセット
31:16 Reserved 予約済み R 0x0
15:14 lane7_fs_state

レーン7のRX DLLフレーム同期ステートマシンの現在のステートを示します。

 R 0x0
13:12 lane6_fs_state

レーン6のRX DLLフレーム同期ステートマシンの現在のステートを示します。

 R 0x0
11:10 lane5_fs_state

レーン5のRX DLLフレーム同期ステートマシンの現在のステートを示します。

 R 0x0
9:8 lane4_fs_state

レーン4のRX DLLフレーム同期ステートマシンの現在のステートを示します。

 R 0x0
7:6 lane3_fs_state

レーン3のRX DLLフレーム同期ステートマシンの現在のステートを示します。

 R 0x0
5:4 lane2_fs_state

レーン2のRX DLLフレーム同期ステートマシンの現在のステートを示します。

 R 0x0
3:2 lane1_fs_state

レーン1のRX DLLフレーム同期ステートマシンの現在のステートを示します。

 R 0x0
1:0 lane0_fs_state

レーン0のRX DLLフレーム同期ステートマシンの現在のステートを示します。

 R 0x0
表 88.  rx_status6デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0xF8
ビット 名前 説明 属性 リセット
31:24 Reserved 予約済み R 0x0
23 lane7_rx_fifo_empty レーン7のRX DLL FIFOが空であることを示します。 R 0x0
22 lane6_rx_fifo_empty レーン6のRX DLL FIFOが空であることを示します。 R 0x0
21 lane5_rx_fifo_empty レーン5のRX DLL FIFOが空であることを示します。 R 0x0
20 lane4_rx_fifo_empty レーン4のRX DLL FIFOが空であることを示します。 R 0x0
19 lane3_rx_fifo_empty レーン3のRX DLL FIFOが空であることを示します。 R 0x0
18 lane2_rx_fifo_empty レーン2のRX DLL FIFOが空であることを示します。 R 0x0
17 lane1_rx_fifo_empty レーン1のRX DLL FIFOが空であることを示します。 R 0x0
16 lane0_rx_fifo_empty レーン0のRX DLL FIFOが空であることを示します。 R 0x0
15:8 Reserved 予約済み R 0x0
7 lane7_rx_fifo_full レーン7のRX DLLレーン同期FIFOがフルであることを示します。 R 0x0
6 lane6_rx_fifo_full レーン6のRX DLLレーン同期FIFOがフルであることを示します。 R 0x0
5 lane5_rx_fifo_full レーン5のRX DLLレーン同期FIFOがフルであることを示します。 R 0x0
4 lane4_rx_fifo_full レーン4のRX DLLレーン同期FIFOがフルであることを示します。 R 0x0
3 lane3_rx_fifo_full レーン3のRX DLLレーン同期FIFOがフルであることを示します。 R 0x0
2 lane2_rx_fifo_full レーン2のRX DLLレーン同期FIFOがフルであることを示します。 R 0x0
1 lane1_rx_fifo_full レーン1のRX DLLレーン同期FIFOがフルであることを示します。 R 0x0
0 lane0_rx_fifo_full レーン0のRX DLLレーン同期FIFOがフルであることを示します。 R 0x0
表 89.  rx_status7デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0xFC
ビット 名前 説明 属性 リセット
31:24 Reserved 予約済み R 0x0
23 lane7_ilas_cfg_data_started レーン7のILAS CFGデータが開始されました。 R 0x0
22 lane6_ilas_cfg_data_started レーン6のILAS CFGデータが開始されました。 R 0x0
21 lane5_ilas_cfg_data_started レーン5のILAS CFGデータが開始されました。 R 0x0
20 lane4_ilas_cfg_data_started4 レーン4のILAS CFGデータが開始されました。 R 0x0
19 lane3_ilas_cfg_data_started レーン3のILAS CFGデータが開始されました。 R 0x0
18 lane2_ilas_cfg_data_started レーン2のILAS CFGデータが開始されました。 R 0x0
17 lane1_ilas_cfg_data_started レーン1のILAS CFGデータが開始されました。 R 0x0
16 lane0_ilas_cfg_data_started レーン0のILAS CFGデータが開始されました。 R 0x0
15:8 Reserved 予約済み R 0x0
7 lane7_dll_user_data_phase レーン7のDLLユーザー・データ・フェーズ。 R 0x0
6 lane6_dll_user_data_phase レーン6のDLLユーザー・データ・フェーズ。 R 0x0
5 lane5_dll_user_data_phase レーン5のDLLユーザー・データ・フェーズ。 R 0x0
4 lane4_dll_user_data_phase レーン4のDLLユーザー・データ・フェーズ。 R 0x0
3 lane3_dll_user_data_phase レーン3のDLLユーザー・データ・フェーズ。 R 0x0
2 lane2_dll_user_data_phase レーン2のDLLユーザー・データ・フェーズ。 R 0x0
1 lane1_dll_user_data_phase レーン1のDLLユーザー・データ・フェーズ。 R 0x0
0 lane0_dll_user_data_phase レーン0のDLLユーザー・データ・フェーズ。 R 0x0
レベル 2 の表題