JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

4.7.2. トランスミッター・レジスター

表 28.  lane_ctrl_common共通レーン制御およびアサインメント。共通レーン制御は、リンク内のすべてのレーンに適用されます。

オフセット: 0x0

注: コンパイル時に固有のビットは、レジスターを介してコンフィグレーションできません。値を変更するには、リコンパイルする必要があります。
ビット 名前 説明 属性 リセット
31:3 Reserved 予約済み R 0x0
2 rl 物理レーン制御予約レジスター RW 0x0
1 csr_bit reversal LSB/MSBファーストのシリアル化のビット反転。これは、IP生成の前に設定する必要があるコンパイル時のオプションです。
  • 0 = LSBファーストのシリアル化
  • 1 = MSBファーストのシリアル化
注: JESD204Bコンバーター・デバイスは、MSBファーストのシリアル化またはLSBファーストのシリアル化をサポートする場合があります。

IPを生成する際には、csr_byte_reversal ビットと csr_bit_reversal ビットの両方を1に設定する必要があります。

csr_bit_reversal = 1の場合、ワードアライナーは、シリアル化のためにPMAに送信する前に、TXパラレル・データ・ビットを反転します。

例えば、20ビットモードでは、D[19:0] はD[0:19] に再配線され、40ビットモードになります。D[39:0] はD[0:39] に再配線されます。

 R コンパイル時に固有
0 csr_byte reversal LSB/MSBファーストのシリアル化のバイト反転。これは、IP生成の前に設定する必要があるコンパイル時のオプションです。
  • 0 = LSBファーストのシリアル化

    バイトオーダー = {octet3、octet2、octet1、octet0}

  • 1 = MSBファーストのシリアル化

    バイトオーダー = {octet0、octet1、octet2、octet3}

注: JESD204Bコンバーター・デバイスは、MSBファーストのシリアル化またはLSBファーストのシリアル化のいずれかをサポートする場合があります。

csr_byte_reversal = 1の場合、データを送信する前にバイトオーダーが逆になります。

R コンパイル時に固有
表 29.  lane_ctrl_0Lane 0のレーン制御とアサインメント。

オフセット: 0x4
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 rl0 物理レーン制御予約レジスター RW 0x0
1 csr_lane0_powerdown

レーン0のパワーダウン制御。

このレジスターは、csr_lane_powerdown[0] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
RW 0x0
0 csr_lane0_polarity

レーン0の極性を反転するには1を設定します。

設定すると、TXインターフェイスはTXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 30.  lane_ctrl_1Lane 1のレーン制御とアサインメント。

オフセット: 0x8
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 rl1 物理レーン制御予約レジスター RW 0x0
1 csr_lane1_powerdown

レーン1のパワーダウン制御。

このレジスターは、csr_lane_powerdown[1] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
RW 0x0
0 csr_lane1_polarity

レーン1の極性を反転するには1を設定します。

設定すると、TXインターフェイスはTXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 31.  lane_ctrl_2Lane 2のレーン制御とアサインメント。

オフセット: 0xC
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 rl2 物理レーン制御予約レジスター RW 0x0
1 csr_lane2_powerdown

レーン2のパワーダウン制御。

このレジスターは、csr_lane_powerdown[2] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
RW 0x0
0 csr_lane2_polarity

レーン2の極性を反転するには1を設定します。

設定すると、TXインターフェイスはTXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 32.  lane_ctrl_3Lane 3のレーン制御とアサインメント。

オフセット: 0x10
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 rl3 物理レーン制御予約レジスター RW 0x0
1 csr_lane3_powerdown

レーン3のパワーダウン制御。

このレジスターは、csr_lane_powerdown[3] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
RW 0x0
0 csr_lane3_polarity

レーン3の極性を反転するには1を設定します。

設定すると、TXインターフェイスはTXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 33.  lane_ctrl_4Lane 4のレーン制御とアサインメント。

オフセット: 0x14
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 rl4 物理レーン制御予約レジスター RW 0x0
1 csr_lane4_powerdown

レーン4のパワーダウン制御。

このレジスターは、csr_lane_powerdown[4] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
RW 0x0
0 csr_lane4_polarity

レーン4の極性を反転するには1を設定します。

設定すると、TXインターフェイスはTXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 34.  lane_ctrl_5Lane 5のレーン制御とアサインメント。

オフセット: 0x18
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 rl5 物理レーン制御予約レジスター RW 0x0
1 csr_lane5_powerdown

レーン5のパワーダウン制御。

このレジスターは、csr_lane_powerdown[5] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
RW 0x0
0 csr_lane5_polarity

レーン5の極性を反転するには1を設定します。

設定すると、TXインターフェイスはTXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 35.  lane_ctrl_6Lane 6のレーン制御とアサインメント。

オフセット: 0x1C
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 rl6 物理レーン制御予約レジスター RW 0x0
1 csr_lane6_powerdown

レーン6のパワーダウン制御。

このレジスターは、csr_lane_powerdown[6] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
RW 0x0
0 csr_lane6_polarity

レーン6の極性を反転するには1を設定します。

設定すると、TXインターフェイスはTXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 36.  lane_ctrl_7Lane 7のレーン制御とアサインメント。

オフセット: 0x20
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 rl7 物理レーン制御予約レジスター RW 0x0
1 csr_lane7_powerdown

レーン7のパワーダウン制御。

このレジスターは、csr_lane_powerdown[7] としてIPから配線されます。トランスポート層 (TL) は、この信号を使用して、ランタイム時のLMFサポート用にレーン (L) のフォールバックを示します。

電力を節約するには、この信号をTransceiver Reset Controllerブロックに配線し、rx_digitalreset および rx_analogreset のアサートマスクとしてレーンをパワーダウンします。

  • 0 = ノーマルモード
  • 1 = パワーダウン
注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
RW 0x0
0 csr_lane7_polarity

レーン7の極性を反転するには1を設定します。

設定すると、TXインターフェイスはTXデータの極性を反転します。このビットを使用して、伝送回路またはボードレイアウトで正と負の信号が誤って入れ替わった場合に、差動ペアの極性を修正できます。

 RW 0x0
表 37.  dll_ctrlデータリンク層 (DLL) およびTX制御。

オフセット: 0x50
ビット 名前 説明 属性 リセット
31:17 Reserved 予約済み R 0x0
16 rd5 DLL制御予約レジスター5 RW 0x0
15 rd4 DLL制御予約レジスター4 RW 0x0
14 rd3 DLL制御予約レジスター3 RW 0x0
13 rd2 DLL制御予約レジスター2 RW 0x0
12 rd1 DLL制御予約レジスター1 RW 0x0
11 csr_reinit_rxsyncn_rise syncn_sysref_ctrl (0x54) csr_link_reinit によるリンクの再初期化中のCGSステート終了動作を制御します。
  • 0 = DACコンバーターからのSYNC~立ち上がりを検出せずにCGSステートを終了します。(デフォルト)

    このモードに入ると、トランスミッターは少なくとも4つの/K28.5/シンボルを送信し、リンクの再初期化中に次のLMFC境界でCGSステートを終了します。

  • 1 = DACコンバーターからSYNC~の立ち上がりが検出された場合にのみCGSステートを終了します。

    このモードに入ると、トランスミッターはCGSステートにとどまり、SYNC~の立ち上がりが検出されるまで/K28.5/シンボルを送信し、リンクの再初期化中に次のLMFC境界でCGSステートを終了します。

 RW 0x0
10 test_ilas_loop

このレジスターに1を書き込むと、ステートマシンは、開始後無期限にInitial Lane Alignment Sequence (ILAS) ステートにとどまります。ILAS Configurationは、2番目のILASマルチフレーム中に送信されます。マルチフレームの残りの部分には、マルチフレームの開始文字 (/R/) があり、その後にダミーデータとマルチフレームの終了 (/A/) が続きます。

JESD204B Specificationの第5.3.3.8.2章には、2つの開始モードがあります。
  • レシーバーが同期要求を開始した際にこのモードに入った場合、トランスミッターはCGSを開始する必要があります。CGSが完了すると、トランスミッターはILASを繰り返し送信する必要があります。
  • テストエントリー時に同期要求がない場合、トランスミッターは少なくとも4つの/K28.5/シンボルを送信する必要があります。LMFC境界では、トランスミッターはILASを繰り返し送信する必要があります。
 RW 0x0
9 csr_char_repl_disable

デバッグ目的での文字置換をディスエーブルします。

このビットが設定されると、フレームの終わり (/F/) およびマルチフレームの終わり (/A/) の文字置換がディスエーブルになります。

  • 0 = 文字置換をイネーブルする (デフォルト)
  • 1 = 文字置換をディスエーブルする。デバッグ目的で使用されます。
 RW 0x0
8:1 csr_ilas_multiframe

カウンターはバイナリー値から1を引いた値です。

サブクラス1および2で必要なILASは、ちょうど4つのマルチフレームで構成されます。ただし、複数のサブクラス0のDACデバイスを使用するコンフィグレーションでは、レーン・アライメントを実現するために追加のマルチフレームが必要になる場合があります。

したがって、ILASの長さは4から256マルチフレームまでプログラム可能です。0/1/2のような不正な値が設定されている場合でも、IPは4つのマルチフレームとして実行されます。

注: このカウンター値は、サブクラスの設定に関係なく有効です。Subclass 1とSubclass 2では、このレジスターを変更しないでください。
RW 0x0
0 csr_lane_sync_en レーン同期イネーブルは、JESD204Bリンクのマルチレーン・アライメントが必要です。
  • 0 = レーン同期はディスエーブルです。ILASはバイパスされます。マルチフレーム終了時のユーザーデータの文字置換は、フレーム終了と見なされます。
  • 1 = レーン同期をイネーブルします (デフォルト)
注: NMCDA-SLとして分類されるデバイスの場合、レーン同期をディスエーブルすることができます。他のすべてのデバイスでは、このビットを1に設定します。
RW 0x0
表 38.  syncn_sysref_ctrlSYNC_NおよびSYSREF制御。SYNC_N 信号と SYSREF 信号に関連するイベントシーケンスを制御します。

オフセット: 0x54
ビット 名前 説明 属性 リセット
31:21 Reserved 予約済み R 0x0
20 csr_cgs_bypass_sysref

このビットは、Subclass 1のみに適用されます。Code Group Synchronization (CGS) から Initial Lane Alignment Sequence (ILAS) へのDLLステート遷移をイネーブルして、SYSREF 単一検出サンプリングをバイパスします。デフォルトでは、SYSREF がサンプリングされるまで、JESD204B IPはCGSステートのままになります。csr_sysref_singledet がクリアされると、DLLステートのみが次のLMFCティックでCGSからILASに遷移できます。

このレジスターに1を書き込むと、SYSREF の少なくとも1つの立ち上がりエッジがサンプリングされていることを確認せずに、IPがCGSステートを終了できるようになります。

注: これはデバッグモードであり、迅速なリンクアップのみが必要な場合に SYSREF サンプリングをバイパスできます。このビットを1に設定すると、SYSREF サンプリングとCGS終了の間で競合状態が発生する可能性があります。
RW 0x0
19:12 csr_lmfc_offset

Local Multiframe Clock (LMFC) オフセットは、バイナリー値から1を引いた値です。

連続モードまたは単一検出モードで SYSREF の立ち上がりエッジが検出されると、LMFCカウンターは csr_lmfc_offset で設定された値にリセットされます。

LMFCカウンターはリンク・クロック・ドメインで動作するため、カウンターの有効な値は0から ((FxK/4)-1) です。範囲外の値を設定すると、LMFCオフセットは内部で0にリセットされます。

注: デフォルトでは、SYSREF の立ち上がりエッジでLMFCカウンターが0にリセットされます。ただし、コンバーター・デバイスによってサンプリングされた SYSREF とFPGAの間に大きな位相オフセットがあるシステムデザインの場合は、LMFCオフセットを変更することによって、このレジスターを使用してLMFCオフセットリセット値を変更することによって、SYSREF エッジを実質的にシフトできます。
RW 0x0
11:7 Reserved 予約済み R 0x0
6 rs4 SYNCNおよびSYSREF制御予約レジスター4 RW 0x0
5 rs3 SYNCNおよびSYSREF制御予約レジスター3 RW 0x0
4 rs2 SYNCNおよびSYSREF制御予約レジスター2 RW 0x0
3 rs1 SYNCNおよびSYSREF制御予約レジスター1 RW 0x0
2 csr_sysref_singledet

このレジスターは、SYSREF の立ち上がりエッジの単一サンプルでLMFCのリアライメントをイネーブルします。SYSREF がサンプリングされると、ビットはハードウェアによって自動クリアされます。(リンクのリセットまたは再初期化のために) SYSREF を再度サンプリングする必要がある場合は、このビットを再度設定する必要があります。

このレジスターには、別の重要な機能もあります。JESD204B IPは、少なくとも SYSREF エッジがサンプリングされない限り、CGSを決して終了しません。これは、サンプリングされる SYSREF とCGSからILASへの出口との間の競合状態を防ぐためです。IPとコンバーター・デバイスの両方で共通の SYSREF がサンプリングされる前にCGSがILASに移行すると、不確定的なレイテンシーが発生します。これは、ILASがリセットからリリースされるフリーランニングLMFCカウンターに基づいて送信されるためです。

  • 0 = SYSREF の立ち上がりエッジがあるとき、LEMCカウンターはリセットされません。
  • 1 = SYSREF の最初の立ち上がりエッジでLMFCカウンターをリセットしてから、このビットをクリアします。(デフォルト)
注: インテルは、SYSREF 連続検出モードを実行する場合でも、csr_sysref_alwayson で csr_sysref_singledet を使用することをお勧めします。これは、このレジスターが SYSREF がサンプリングされたかどうかを示すことができるためです。このレジスターは、上記の競合状態も防ぎます。SYSREF 単一検出モードのみを使用すると、不正な SYSREF 周期を検出できなくなります。
RW 0x1
1 csr_sysref_alwayson

このレジスターは、SYSREF の立ち上がりエッジごとにLMFCのリアライメントをイネーブルします。0から1への SYSREF 遷移が検出されるたびに、LMFCカウンターがリセットされます。

  • 0 = SYSREF の立ち上がりエッジがあるとき、LEMCカウンターはリセットされません。
  • 1 = SYSREF 立ち上がりエッジごとにLMFCカウンターを継続的にリセットします。
注: このビットが設定されている場合、SYSREF 周期がチェックされ、内部のローカル・マルチフレーム周期に違反しないことが確認されます。この周期は、((FxK)/4 のn整数倍のみ可能です。SYSREF 周期がローカル・マルチフレーム周期と異なる場合、tx_err (0x60) csr_sysref_lmfc_err がアサートされ、割り込みがトリガーされます。
SYSREF 周期を変更する場合は、最初にこのビットを0に設定する必要があります。SYSREF クロックが安定した後、このビットを1に設定して、新しい SYSREF の立ち上がりエッジをサンプリングします。 		RW 0x0
0 csr_link_reinit

JESD204B IPはリンクを再初期化し、/K28.5を送信してCode Group Synchronizationに入ります。ソフトウェアは、このレジスターを設定する前に、tx_status0 (0x80) csr_dev_syncn が1であることを確認する必要があります。

ハードウェアによってリンクの再初期化が開始されると、このビットは自動的にクリアされます。

  • 0 = リンクの再初期化要求なし (デフォルト)
  • 1 = リンクを再初期化する
 RW 0x0
表 39.  tx_errこのレジスターは、FPGA IPで検出されたエラーを記録します。レジスターの各セットビットは、TX Error Enable (tx_err_enable (0x64)) の対応するビットによってイネーブルされている場合、割り込みを生成します。割り込みを処理した後、ソフトウェアは適切な処理済みの割り込みステータスビットをクリアし、他の割り込みが保留されていないことを確認する必要があります。

オフセット: 0x60
ビット 名前 説明 属性 リセット
31:9 Reserved 予約済み R 0x0
8 re4 TXエラー予約ステータス4 RW 0x0
7 csr_pcfifo_empty_err

JESD204Bリンクの実行中に、Phase Compensation FIFOの1つ以上のレーンが予期せず空であることが検出されました。

注: このステータスビットは、インテルAgilexおよび インテル® Stratix® 10デバイスには適用されません。
注: このビットがトリガーされた場合、JESD204Bリンクをリセットする必要があります。トランシーバー・チャネルとIPリンクのリセットを適用する必要があります。
RW1C 0x0
6 csr_pcfifo_full_err

JESD204Bリンクの実行中に、Phase Compensation FIFOの1つ以上のレーンが予期せずフルであることが検出されました。

注: このステータスビットは、インテルAgilexおよび インテル® Stratix® 10デバイスには適用されません。
注: このビットがトリガーされた場合、JESD204Bリンクをリセットする必要があります。トランシーバー・チャネルとIPリンクのリセットを適用する必要があります。
RW1C 0x0
5 csr_pll_locked_err JESD204Bリンクの実行中に、PLLの1つ以上のレーンでロック解除が検出されました。
注: このステータスビットは、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。
RW1C 0x0
4 csr_syncn_reinit_req

5フレームと9オクテットを超えて SYNC_N をLowにアサートすることにより、レシーバーは再初期化を要求しました。

注: レシーバーからの SYNC_N リンク再初期化要求を検出すると、JESD204B IPはCode Group Synchronization (CGS) に入り、連続/K28.5/を送信します。SYSREF を再生成してサンプリングする場合、この割り込みをイネーブルすると、レシーバーがリンクの再初期化を要求したことがソフトウェアに通知されます。
RW1C 0x0
3 csr_frame_data_invalid_err

このエラービットは、デザインでインテルFPGAトランスポート層を使用する場合にのみ適用されます。アップストリーム・コンポーネントがインテルFPGAトランスポート層AV-STバスで jesd204_tx_data_valid 信号をデアサートすると、このエラービットがアサートされます。

トランスポート層は、トランスポート層によって jesd204_tx_data_ready がアサートされたときに、システムのアップストリーム・デバイスが常にゼロ・レイテンシーで有効なデータを送信することを予期します。

注: このエラー検出が必要ない場合は、jesd204_tx_frame_error 信号を0に接続できます。
RW1C 0x0
2 csr_dll_data_invalid_err

このエラービットは、データが要求されたときに、TXがAV-STバス上で無効なデータを検出した場合にアサートされます。

デザイン上、JESD204B TXコアは、jesd204_tx_data_ready がアサートされると、アップストリーム・デバイス (JESD204Bトランスポート層) が常にゼロ・レイテンシーで有効なデータを送信することを予期します。

注: このエラー検出が必要ない場合は、jesd204_tx_link_valid 信号を1に接続できます。
RW1C 0x0
1 csr_sysref_lmfc_err

syncn_sysref_ctrl (0x54) csr_sysref_alwayson が1に設定されている場合、LMFCカウンターは、SYSREF 周期が (FxK/4) のn整数倍であるLMFCカウンターと一致するかどうかをチェックします。

SYSREF 周期がLMFC周期と一致しない場合、このビットがアサートされます。

RW1C 0x0
0 csr_syncn_err

JESD204Bレシーバーは、SYNC_N 信号を介してエラーを示します。

RW1C 0x0
表 40.  tx_err_enableこのレジスターは、割り込みを生成するエラータイプをイネーブルします。レジスタービットに0を設定すると、特定のエラータイプが割り込みを生成できなくなります。

オフセット: 0x64
ビット 名前 説明 属性 リセット
31:9 Reserved 予約済み R 0x0
8 re4_en TXエラーイネ―ブル予約4 RW 0x1
7 csr_pcfifo_empty_err_en Phase Compensation FIFO空エラーの割り込みをイネーブルします。 RW 0x1
6 csr_pcfifo_full_err_en Phase Compensation FIFOフルエラーの割り込みをイネーブルします。 RW 0x1
5 csr_pll_locked_err_en PLLロック解除エラーの割り込みをイネーブルします。
注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
RW 0x1
4 csr_syncn_reinit_req_en SYNCN再初期化要求の割り込みをイネーブルします。 RW 0x1
3 csr_frame_data_invalid_err_en トランスポート層データ無効エラータイプの割り込みをイネーブルします。 RW 0x0
2 csr_dll_data_invalid_err_en DLLデータ無効エラータイプの割り込みをイネーブルします。 RW 0x0
1 csr_sysref_lmfc_err_en SYSREF LMFCエラータイプの割り込みをイネーブルします。 RW 0x0
0 csr_syncn_err_en SYNC_Nエラータイプの割り込みをイネーブルします。 RW 0x1
表 41.  tx_status0デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x80

注: コンパイル時に固有のビットは、レジスターを介してコンフィグレーションできません。値を変更するには、リコンパイルする必要があります。
ビット 名前 説明 属性 リセット
31:21 Reserved 予約済み R 0x0
20:13 csr_dbg_adjcnt

デバイス・リンク・クロック分解能におけるDAC LMFCの調整分解能ステップの数。

Subclass 2のみに適用されます。

注: Subclass 2動作の場合、JESD204B IPは、内部LMFCカウンターに関してレシーバーからの SYNC_N デアサートの位相を計算します。割り込みは、tx_err (0x60) csr_syncn_err または csr_syncn_reinit_req セットのいずれかでトリガーされます。このレジスターは、csr_dbg_adjdir および csr_dbg_phadj とともに、リンククロックを使用した位相検出に基づいて、位相オフセット、方向、および分解能をラッチします。ヒステリシスとデバイスクロック比の計算は、ソフトウェアで行う必要があります。
R 0x0
12 csr_dbg_adjdir

最も近いLMFCティックへのDAC LMFCの調整方向。

Subclass 2のみに適用されます。

  • 0 = 進む
  • 1 = 遅らせる
注: Subclass 2動作の場合、JESD204B IPは内部LMFCカウンターに関してレシーバーからの SYNC_N デアサートの位相を計算します。割り込みは、tx_err (0x60) csr_syncn_err または csr_syncn_reinit_req セットのいずれかでトリガーされます。このレジスターは、csr_dbg_phadj および csr_dbg_adjcnt とともに、リンククロックを使用した位相検出に基づいて、位相オフセット、方向、および分解能をラッチします。ヒステリシスとデバイスクロック比の計算は、ソフトウェアで行う必要があります。
  0x0
11 csr_dbg_phadj SYNC_N のデアサートは、内部LMFCカウンターと同相ではありません。

Subclass 2のみに適用されます。

  • 0 = DAC LMFCはデバイスLMFCにアライメントされています。
  • 1 = DAC LMFCはデバイスのLMFCにアライメントされていません。
注: Subclass 2動作の場合、JESD204B IPは、内部LMFCカウンターに関してレシーバーからの SYNC_N デアサートの位相を計算します。割り込みは、tx_err (0x60) csr_syncn_err または csr_syncn_reinit_req セットのいずれかでトリガーされます。このレジスターは、csr_dbg_adjdir および csr_dbg_adjcnt とともに、リンククロックを使用した位相検出に基づいて、位相オフセット、方向、および分解能をラッチします。ヒステリシスとデバイスクロック比の計算は、ソフトウェアで行う必要があります。
  0x0
10:3 csr_ilas_cnt このレジスターは、2進から1を引いた値です。カウンター値は、DLLステートマシンがどのILASマルチフレームにあるかを反映します。 R 0x0
2:1 csr_dll_state データリンク層 (DLL) の現在のステート。
  • 00 = Code Group Synchronization (CGS)
  • 01 = Initial Lane Alignment Sequence (ILAS)
  • 10 = User Data Mode
  • 11 = D21.5テストモード
 R 0x0
0 csr_dev_syncn 内部 SYNC_N 値。
  • 0 = レシーバーは同期要求をアサートしています。
  • 1 = JESD204Bリンクが同期していません。
 R 0x0
表 42.  tx_status1デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x84
ビット 名前 説明 属性 リセット
31:24 Reserved 予約済み R 0x0
23 csr_lane7_tx_pcfifo_empty レーン7のTX位相補償FIFOステータスの空フラグ R 0x0
22 csr_lane6_tx_pcfifo_empty レーン6のTX位相補償FIFOステータスの空フラグ R 0x0
21 csr_lane5_tx_pcfifo_empty レーン5のTX位相補償FIFOステータスの空フラグ R 0x0
20 csr_lane4_tx_pcfifo_empty レーン4のTX位相補償FIFOステータスの空のフラグ R 0x0
19 csr_lane3_tx_pcfifo_empty レーン3のTX位相補償FIFOステータスの空のフラグ R 0x0
18 csr_lane2_tx_pcfifo_empty レーン2のTX位相補償FIFOステータスの空フラグ R 0x0
17 csr_lane1_tx_pcfifo_empty レーン1のTX位相補償FIFOステータスの空フラグ R 0x0
16 csr_lane0_tx_pcfifo_empty レーン0のTX位相補償FIFOステータスの空フラグ R 0x0
15:8 Reserved 予約済み R 0x0
7 csr_lane7_tx_pcfifo_full レーン7のTX位相補償FIFOステータスのフルフラグ R 0x0
6 csr_lane6_tx_pcfifo_full レーン6のTX位相補償FIFOステータスのフルフラグ R 0x0
5 csr_lane5_tx_pcfifo_full レーン5のTX位相補償FIFOステータスのフルフラグ R 0x0
4 csr_lane4_tx_pcfifo_full レーン4のTX位相補償FIFOステータスのフルフラグ R 0x0
3 csr_lane3_tx_pcfifo_full レーン3のTX位相補償FIFOステータスのフルフラグ R 0x0
2 csr_lane2_tx_pcfifo_full レーン2のTX位相補償FIFOステータスのフルフラグ R 0x0
1 csr_lane1_tx_pcfifo_full レーン1のTX位相補償FIFOステータスのフルフラグ R 0x0
0 csr_lane0_tx_pcfifo_full レーン0のTX位相補償FIFOステータスのフルフラグ R 0x0
表 43.  tx_status2デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x88
ビット 名前 説明 属性 リセット
31:24 Reserved 予約済み R 0x0
23 csr_lane7_pll_locked

レーン7のPLLステータスは、PLLがロックされていることを示します。

インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスの場合、このレジスターを1'b1に接続します。

R 0x0
22 csr_lane6_pll_locked

レーン6のPLLステータスは、PLLがロックされていることを示します。

インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスの場合、このレジスターを1'b1に接続します。

R 0x0
21 csr_lane5_pll_locked

レーン5のPLLステータスは、PLLがロックされていることを示します。

インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスの場合、このレジスターを1'b1に接続します。

R 0x0
20 csr_lane4_pll_locked

レーン4のPLLステータスは、PLLがロックされていることを示します。

インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスの場合、このレジスターを1'b1に接続します。

R 0x0
19 csr_lane3_pll_locked

レーン3のPLLステータスは、PLLがロックされていることを示します。

インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスの場合、このレジスターを1'b1に接続します。

R 0x0
18 csr_lane2_pll_locked

レーン2のPLLステータスは、PLLがロックされていることを示します。

インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスの場合、このレジスターを1'b1に接続します。

R 0x0
17 csr_lane1_pll_locked

レーン1のPLLステータスは、PLLがロックされていることを示します。

インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスの場合、このレジスターを1'b1に接続します。

R 0x0
16 csr_lane0_pll_locked

レーン0のPLLステータスは、PLLがロックされていることを示します。

ボンディング・モードの場合、トランシーバーは1つのPLLロック信号のみを生成します。シングルビットは、PLLロックステータスのレーン0に配線されます。他のすべてのレーンは0に接続されます。

ノンボンディング・モードの場合、PLLロックステータスはチャネルごとになります。ステータスは、チャネルごとにそれぞれのPLLロックステータスに配線されます。

インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスの場合、このレジスターを1'b1に接続します。

R 0x0
15:8 Reserved 予約済み R 0x0
7 csr_lane7_tx_cal_busy

レーン7のリコンフィグレーション・ステータスは、TXキャリブレーションが進行中であることを示します。

注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
R 0x0
6 csr_lane6_tx_cal_busy

レーン6のリコンフィグレーション・ステータスは、TXキャリブレーションが進行中であることを示します。

注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
R 0x0
5 csr_lane5_tx_cal_busy

レーン5のリコンフィグレーション・ステータスは、TXキャリブレーションが進行中であることを示します。

注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
R 0x0
4 csr_lane4_tx_cal_busy

レーン4のリコンフィグレーション・ステータスは、TXキャリブレーションが進行中であることを示します。

注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
R 0x0
3 csr_lane3_tx_cal_busy

レーン3のリコンフィグレーション・ステータスは、TXキャリブレーションが進行中であることを示します。

注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
R 0x0
2 csr_lane2_tx_cal_busy

レーン2のリコンフィグレーション・ステータスは、TXキャリブレーションが進行中であることを示します。

注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
R 0x0
1 csr_lane1_tx_cal_busy

レーン1のリコンフィグレーション・ステータスは、TXキャリブレーションが進行中であることを示します。

注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
R 0x0
0 csr_lane0_tx_cal_busy

レーン0のリコンフィグレーション・ステータスは、TXキャリブレーションが進行中であることを示します。

注: このステータスビットは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。
R 0x0
表 44.  tx_status3TXステータス予約。

オフセット: 0x8C
ビット 名前 説明 属性 リセット
31:0 rs32 TXステータス予約。 R 0x0
表 45.  ilas_data1初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0x94
ビット 名前 説明 属性 リセット
31:24 csr_m

リンクM。

デバイスあたりのコンバーターの数 (バイナリー値から1を引いた値)。

注: インテル® Agilex™ およびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
23:21 Reserved 予約済み R 0x0
20:16 csr_k

リンクK。

マルチフレームあたりのフレーム数 (バイナリー値から1を引いた値)。

マルチフレームは、K個の連続するフレームのグループとして定義されます。ここでは、Kは1から32の間で、マルチフレームあたりのオクテット数は17から1024の間です。IPでは、FxKが4で割り切れる必要があります。

注: インテル® Agilex™ およびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
15:8 csr_f

リンクF。

フレームあたりのオクテット数 (バイナリー値から1を引いた値)。

注: インテル® Agilex™ およびインテルStratix 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
7 csr_scr_en

デスクランブラーをイネーブルまたはディスエーブルします。

  • 0 = デスクランブラーをディスエーブルする
  • 1 = デスクランブラーをイネーブルする
注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
6:5 Reserved 予約済み R 0x0
4:0 csr_l

リンクL。

コンバーターあたりのレーン数 (バイナリー値から1を引いた値)。

注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
表 46.  ilas_data2初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0x98
ビット 名前 説明 属性 リセット
31 csr_hd

リンクHD。

高集積形式。

注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
30:29 Reserved 予約済み R 0x0
28:24 csr_cf

リンクCF。

リンクごとのフレームクロック周期あたりのコントロール・ワード数。
  • CF = Lは31としてエンコードされます: すべてのレーンのコントロール・ワード。
  • CF = 31は、L = 31の場合にのみ発生します。
注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
23:21 csr_jesdv JESD204x バージョン。
  • 000 = JESD204A
  • 001 = JESD204B
注: インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Stratix® 10デバイスのRO
0x1
20:16 csr_s

リンクS。

フレームサイクルごとのコンバーターあたりのサンプル数 (バイナリー値から1を引いた値)。

注: インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
15:13 csr_subclassv

デバイス・サブクラス・バージョン

  • 000 = Subclass 0
  • 001 = Subclass 1
  • 010 = Subclass 2
注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
12.8 csr_np

リンクNP。

サンプルあたりの合計ビット数 (バイナリー値から1を引いた値)。

注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
7:6 csr_cs

リンクCS。

サンプルあたりの制御ビット数。

注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
5 Reserved 予約済み R 0x0
4:0 csr_n

リンクN。

コンバーターの解像度 (バイナリー値から1を引いた値)。

注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
表 47.  ilas_data3初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0x9C
ビット 名前 説明 属性 リセット
31 csr_phadj

DAC LMFCの位相調整要求。レジスターは、ILAS2番目のマルチフレームを送信した後、ハードウェアによって自動クリアされます。

Subclass 2のみに適用されます。

 RW IP生成ごとにパラメーター値にリセットします。
30 csr_adjdir

DAC LMFCの調整方向。レジスターは、ILAS2番目のマルチフレームを送信した後、ハードウェアによって自動クリアされます。

Subclass 2のみに適用されます。

  • 0 = 進む
  • 1 = 遅らせる
 RW IP生成ごとにパラメーター値にリセットします。
29:20 Reserved 予約済み R 0x0
19:16 csr_f

DAC LMFCの調整分解能ステップ数。レジスターは、ILAS2番目のマルチフレームを送信した後、ハードウェアによって自動クリアされます。

Subclass 2のみに適用されます。

 RW IP生成ごとにパラメーター値にリセットします。
15:8 csr_rsvd2 ILAS予約済み2バイト。 RW 0x00
7:0 csr_rsvd1 ILAS予約済み1バイト。 RW 0x00
表 48.  ilas_data4初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0xA0
ビット 名前 説明 属性 リセット
31:29 Reserved 予約済み R 0x0
28:24 csr_lid_l3

ILAS中に送信されるレーン3のレーン識別。

 RW IP生成ごとにパラメーター値にリセットします。
23:21 Reserved 予約済み R 0x0
20:16 csr_lid_l2

ILAS中に送信されるレーン2のレーン識別。

 RW IP生成ごとにパラメーター値にリセットします。
15:13 Reserved 予約済み R 0x0
12:8 csr_lid_l1

ILAS中に送信されるレーン1のレーン識別。

 RW IP生成ごとにパラメーター値にリセットします。
7:5 Reserved 予約済み R 0x0
4:0 csr_lid_l0

ILAS中に送信されるレーン0のレーン識別。

 RW IP生成ごとにパラメーター値にリセットします。
表 49.  ilas_data5初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0xA4
ビット 名前 説明 属性 リセット
31:29 Reserved 予約済み R 0x0
28:24 csr_lid_l7

ILAS中に送信されるレーン7のレーン識別。

 RW IP生成ごとにパラメーター値にリセットします。
23:21 Reserved 予約済み R 0x0
20:16 csr_lid_l6

ILAS中に送信されるレーン6のレーン識別。

 RW IP生成ごとにパラメーター値にリセットします。
15:13 Reserved 予約済み R 0x0
12:8 csr_lid_l5

ILAS中に送信されるレーン5のレーン識別。

 RW IP生成ごとにパラメーター値にリセットします。
7:5 Reserved 予約済み R 0x0
4:0 csr_lid_l4

ILAS中に送信されるレーン4のレーン識別。

 RW IP生成ごとにパラメーター値にリセットします。
表 50.  ilas_data8初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0xB0
ビット 名前 説明 属性 リセット
31:24 csr_fchk_l3

ILASチェックサム・レーン3。チェックサムは、一覧表示されたILASコンフィグレーション・データのモジュロ256です。

 RW IP生成ごとにパラメーター値にリセットします。
23:16 csr_fchk_l2

ILASチェックサム・レーン2。チェックサムは、一覧表示されたILASコンフィグレーション・データのモジュロ256です。

 RW IP生成ごとにパラメーター値にリセットします。
15:8 csr_fchk_l1

ILASチェックサム・レーン1。チェックサムは、一覧表示されたILASコンフィグレーション・データのモジュロ256です。

 RW IP生成ごとにパラメーター値にリセットします。
7:0 csr_fchk_l0

ILASチェックサム・レーン0。チェックサムは、一覧表示されたILASコンフィグレーション・データのモジュロ256です。

 RW IP生成ごとにパラメーター値にリセットします。
表 51.  ilas_data9初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0xB4
ビット 名前 説明 属性 リセット
31:10 csr_fchk_l7

ILASチェックサム・レーン7。チェックサムは、一覧表示されたILASコンフィグレーション・データのモジュロ256です。

 RW IP生成ごとにパラメーター値にリセットします。
23:16 csr_fchk_l6

ILASチェックサム・レーン6。チェックサムは、一覧表示されたILASコンフィグレーション・データのモジュロ256です。

 RW IP生成ごとにパラメーター値にリセットします。
15:8 csr_fchk_l5

ILASチェックサム・レーン5。チェックサムは、一覧表示されたILASコンフィグレーション・データのモジュロ256です。

 RW IP生成ごとにパラメーター値にリセットします。
7:0 csr_fchk_l4

ILASチェックサム・レーン4。チェックサムは、一覧表示されたILASコンフィグレーション・データのモジュロ256です。

 RW IP生成ごとにパラメーター値にリセットします。
表 52.  ilas_data12初期レーン・アライメント・シーケンス (ILAS) 中に送信されるリンク制御コンフィグレーション。

オフセット: 0xC0
ビット 名前 説明 属性 リセット
31:10 Reserved 予約済み R 0x0
9:2 csr_fxk_h

FxK[8:2]の上位ビット。これはバイナリー値から1を引いたものです。

Link FとLink Kの乗算は、4で割り切れる必要があります。

注: IPはチャネルごとに32ビットのデータ幅境界で実行されます。そのため、FxKが4で割り切れる必要があることを常に確認しなければなりません。
注: インテル® Agilex™ および インテル® Stratix® 10デバイスでは、ランタイム・リコンフィグレーションはディスエーブルになっています。
  • インテル® Agilex™ および インテル® Stratix® 10を除くすべてのデバイスのRW
  • インテル® Agilex™ および インテル® Stratix® 10デバイスのRO
IP生成ごとにパラメーター値にリセットします。
1:0 csr_fxk_l

FxK[1:0]の上位ビット。これはバイナリー値から1を引いたものです。

Link FとLink Kの乗算は、4で割り切れる必要があります。

注: IPはチャネルごとに32ビットのデータ幅境界で実行されます。そのため、FxKが4で割り切れる必要があることを常に確認しなければなりません。FxK (バイナリー値から1を引いたもの) は、下位2ビットで常に2'b11の値になります。
R 0x3
表 53.  tx_testJESD204テスト制御。

オフセット: 0xD0
ビット 名前 説明 属性 リセット
31:4 Reserved 予約済み R 0x0
3:0 csr_tx_testmode

b0xxxはJESD204B IP用に予約済みとなっており、'b1xxxはJESD204B IPからの外部コンポーネント用に予約済みとなっています。

JESD204B IPテストモードでは、

  • 0000 = テストなし (デフォルト)
  • 0001 = K28.5
  • 0010 = D21.5

JESD204B IPリファレンス・デザインのテストモードでは、

  • 1000 = Alternating Checkerboard
  • 1001 = Ramp
  • 1010 = PRBS
 RW 0x0
表 54.  user_test_pattern_aコンバーターごとのサンプルごとのテストパターン。

オフセット: 0xD4
ビット 名前 説明 属性 リセット
31:16 test_pattern1 ユーザー・テスト・パターン1 RW 0x0000
15:0 test_pattern0 ユーザー・テスト・パターン0 RW 0x0000
表 55.  user_test_pattern_bコンバーターごとのサンプルごとのテストパターン。

オフセット: 0xD8
ビット 名前 説明 属性 リセット
31:16 test_pattern3 ユーザー・テスト・パターン3 RW 0x0000
15:0 test_pattern2 ユーザー・テスト・パターン2 RW 0x0000
表 56.  user_test_pattern_cコンバーターごとのサンプルごとのテストパターン。

オフセット: 0xDC
ビット 名前 説明 属性 リセット
31:16 test_pattern5 ユーザー・テスト・パターン5 RW 0x0000
15:0 test_pattern4 ユーザー・テスト・パターン4 RW 0x0000
表 57.  user_test_pattern_dコンバーターごとのサンプルごとのテストパターン。

オフセット: 0xE0
ビット 名前 説明 属性 リセット
31:16 test_pattern7 ユーザー・テスト・パターン7 RW 0x0000
15:0 test_pattern6 ユーザー・テスト・パターン6 RW 0x0000
レベル 2 の表題