AN 881: DDR4 SDRAMおよびHBM2メモリーを備えた PCI Express* Gen3x16 Avalon® Memory Mapped (Avalon-MM) のリファレンス・デザイン

ID 683291
日付 4/19/2021
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ドキュメント目次

3.1.1. 最大ペイロードサイズの指定

Device Control レジスターのビット [7:5] では、現在のシステムの最大TLPペイロードサイズを指定します。Device Capabilities レジスターのビット [2:0] の Maximum Payload Size フィールドでは、ペイロードの最大許容値を指定します。Maximum Payload Sizeと呼ばれるこの読み出し専用パラメーターの指定には、パラメーター・エディターを使用します。現在のシステムの最大TLPペイロードを決定した後、ソフトウェアではその値を Device Control レジスターに記録します。この値は、Device Capabilities レジスターの Maximum Payload Size フィールドで指定された最大ペイロードよりも小さくする必要があります。

PCI Expressのフロー制御の理解

フロー制御は、レシーバーのTLP受け入れに十分なバッファースペースがない限り、TLPが送信されないことを保証します。ヘッダーとペイロードデータには個別のクレジットがあります。デバイスには、TLPを送信する前に十分なヘッダーとペイロードのクレジットが必要です。コンプリーター内のApplication LayerがTLPを受け入れると、コンプリーターのTransaction Layer内のRXバッファースペースが解放されます。コンプリーターは、フロー制御更新パケット (FC Update DLLP) を送信して、消費されたクレジットをイニシエーターに補充します。デバイスがすべてのクレジットを消費した場合、ヘッダーとペイロードのクレジットを補充するFC Update DLLPの割合によりスループットが制限されます。フロー制御の更新は、最大ペイロードサイズと、接続されている2つのデバイスのレイテンシーに依存します。