このアプリケーション・ノートを構成しているリファレンス・デザインでは、外部DDR4およびHBM2メモリーを備えた Avalon® -MM Intel Stratix 10 MX Hard IP+ DMAを使用しています。

PCIe Hard IPおよびメモリーのクロック・ドメイン・クロッシング

Gen3 x16 IPユーザー・インターフェイスは、250 MHzで512ビットです。250 MHzは、PCIe Hard IPによって生成される coreclkout_hip の周波数です。デザイン内のHBM Controller AXIインターフェイスは、300 MHzで256ビットです。HBM ControllerのコアクロックはIOPLLによって生成されます。2つの Avalon® -MMクロッククロッシング・ブリッジを使用して、クロック・クロッシングを処理します。

このデザイン内のDDR4 Controllerインターフェイスは、266.67 MHzで512ビットを使用します。2つの Avalon® -MMクロッククロッシング・ブリッジは、クロック・クロッシングを処理するために使用されます。

バースト長の適応

Gen3 x16 IP書き込みデータムーバー (WRDM) および読み出しデータムーバー (RDDM) Avalon® -MMインターフェイスは、バーストモードで読み出し/書き込みトランザクションを発行するバーストマスターです (サポートされる最大バーストカウントは8 です)。ただし、HBM Controller AXI4スレーブでサポートするのは、シングル・バースト・トランスファー (バースト長1) のみです。これを解決するには、 Avalon® -MMクロッククロッシング・ブリッジ内の最大バーストサイズを1に設定します。

AXI Masterインターフェイスのエクスポート

このデザインでは、AXIブリッジを使用して、Platform DesignerシステムからAXI Masterインターフェイスをエクスポートします。エクスポートしたAXI Masterインターフェイスは、HBMC AXIスレーブ・インターフェイスに外部接続します。

AXIブリッジの読み出し/書き込みアドレスにより、両方のHBMC AXIスレーブが駆動します。

AXIブリッジの読み出し/書き込み512ビットデータバスは、256ビットデータバス2つに分割されます。

AXIブリッジのリファレンス・デザインへの組み込み方法の図は、図 5 を参照してください。

Read/Write Response FIFO深度の制御

AXI Bridge Read/Write Acceptance Capabilityパラメーターの設定により、altera_merlin_axi_slave_ni モジュール内のPlatform Designerで生成されたInterconnect Read/Write Response FIFO深度が決定します。Response FIFO深度は、 Avalon® -MMトランザクション・パフォーマンスに影響します。

Read/Write Response FIFO深度が十分ではなく、FIFOがフルになると、バックプレッシャーが発生し、スループットに影響します。

デフォルトのRead/Write Acceptance Capabilityパラメーター値は16に設定されています。 インテル® Quartus® Prime 19.1では、32までの設定が可能です。このデザインの場合、Platform Designerによって生成されたRead/Write Response FIFO深度は、altera_merlin_axi_slave_ni モジュール内で、手動で64に設定されており、Gen3 x16のスループットをサポートします。

19.3 インテル® Quartus® Primeのリリースでは、AXIブリッジによってサポートされる最大値はより高いものになります。