1.5.2. IP コアの生成出力 ( Quartus Prime® プロ・エディション)
Quartus® Prime ソフトウェアは、Qsys システムの一部ではない個々の IP コアにおいて以下の出力ファイル構造を生成します。
図 4. 個々の IP コアでの生成出力 ( Quartus Prime® プロ・エディション)
| ファイル名 |
説明 |
|---|---|
| <my_ip>.ip |
プロジェクトでの IP コアのパラメーター化を含むトップレベルの IP バリエーションのファイルです。IP バリエーションがQsys Proシステムの一部の場合は、パラメーター・エディターは.qsysファイルも生成します。 |
| <my_ip>.cmp | .cmp (VHDL Component Declaration) ファイルは、VHDL デザインファイルで使用するローカル・ジェネリックおよびポート定義を含むテキストファイルです。 |
| <my_ip>_generation.rpt | IP またはQsys生成のログファイルで、IP 生成中のメッセージの要約を示します。 |
| <my_ip>.qgsimc (Qsys Proシステムのみ ) | .qsysと.ipファイルをQsys Proシステムと IP コアの現在のパラメーター化で比較するシミュレーション・キャッシング・ファイルです。この比較は、Qsys Proが HDL の再生成をスキップできるかどうかを決定します。 |
| <my_ip>.qgsynth (Qsys Pro systems only) | .qsysと.ipファイルをQsys Proシステムと IP コアの現在のパラメーター化と比較する合成キャッシング・ファイルです。この比較は、Qsys Proが HDL の再生成をスキップできるかどうかを決定します。 |
| <my_ip>.qip | IP コンポーネントを統合し、コンパイルするためのすべての情報を含みます。 |
| <my_ip>.csv | IP コンポーネントのアップグレード・ステータスに関する情報を含みます。 |
| <my_ip>.bsf |
ブロック図ファイル (.bdf) で使用する IP バリエーションの表記です。 |
| <my_ip>.spd | サポートされるシミュレーターのシミュレーション・スクリプトの生成のためにip-make-simscriptで必要な入力ファイルです。.spdファイルは、シミュレーション用に生成するファイルのリスト、および初期化可能なメモリーについての情報を含みます。 |
| <my_ip>.ppf | Pin Planner ファイル (.ppf) は、Pin Planner での使用のために作成した IP コンポーネントのポートとノードの割り当てを格納しています。 |
| <my_ip>_bb.v | Verilog blackbox (_bb.v) ファイルは、ブラックボックスとして使用する空のモジュール宣言として使用します。 |
| <my_ip>.sip | IP コンポーネントの NativeLink シミュレーションに必要な情報を含んでいます。サポートされるデバイスで NativeLink を有効にするには、.sip ファイルを Quartus Prime® スタンダード・エディション・プロジェクトに追加します。 Quartus Prime® プロ・エディション・ソフトウェアでは、NativeLink シミュレーションをサポートしていません。 |
| <my_ip>_inst.v または_inst.vhd | HDL 例のテンプレート・インスタンスです。IP バリエーションのインスタンス化には、このファイル内容をコピーして、HDL ファイルに張り付けます。 |
| <my_ip>.regmap | IP がレジスター情報を含む場合、 Quartus® Primeソフトウェアは.regmapファイルを生成します。.regmapファイルは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルは、システムに関するより詳しいレジスター情報を提供することで.sopcinfoファイルを補完します。このファイルで、システムコンソールでレジスター・ディスプレイ・ビューとユーザーのカスタマイズ・スタティックが可能になります。 |
| <my_ip>.svd | Qsys Proシステム内で HPS に接続しているペリフェラルのレジスターマップを HPS System Debug ツールで表示できるようにします。 合成中、 Quartus® Primeソフトウェアは、デバッグセッションに.sofファイルにシステム・コンソール・マスターに表示されるスレーブ・インターフェイスの.svdファイルを格納します。システムコンソールはこのセクションをリードし、これによりQsys Proがレジスターマップ情報を照会します。システムスレーブに対しては、Qsys Proは名称によりそのレジスターにアクセスします。 |
| <my_ip>.v <my_ip>.vhd | 合成またはシミュレーション向けに各サブモジュールまたは IP コアをインスタンス化する HDL ファイルです。 |
| mentor/ | シミュレーションの設定と実行のためのModelSim®スクリプトmsim_setup.tclを含んでいます。 |
| aldec/ | シミュレーションの設定と実行のための Riviera-PRO スクリプトrivierapro_setup.tclを含んでいます。 |
| /synopsys/vcs /synopsys/vcsmx |
VCS®シミュレーションの設定と実行のためのシェルスクリプトvcs_setup.shを含んでいます。 VCS MXシミュレーションの設定および実行のためのシェルスクリプトであるvcsmx_setup.sh®およびsynopsys_sim.setupファイルを含んでいます。 |
| /cadence | NCSIM シミュレーションの設定と実行のためのシェルスクリプトncsim_setup.sh、およびその他の設定ファイルを含んでいます。 |
| /submodules | IP コア・サブモジュールの HDL ファイルを含んでいます。 |
| <IP submodule>/ | 生成された 各 IP サブモジュール・ディレクトリーQsys Proにおいて、/synthと /simサブ・ディレクトリーを生成します。 |