インテル® FPGA XAUI PHY IP
インテル® FPGA XAUI PHY IP コアによって、超高スループット 10G イーサネット接続を備えたシステムを簡単に構築できます。この XAUI PHY と 10GbE メディア・アクセス・コントロール (MAC) IP コアの組み合わせによって、インテル® FPGA は、10GbE PHY デバイスや光学トランシーバー・モジュールなど、さまざまな外部デバイスを介したインターフェイスが可能です。
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インテル® FPGA XAUI PHY IP
シリアル・トランシーバーが 3Gbps よりも速い 65nm および 40nm のインテル® FPGA にハードシリコンの XAUI PHY を実装できます。PHY マネジメント機能は、ソフト IP に実装されています。20nm 以降のインテル® FPGA ファミリーでは、XAUI PHY をソフト IP に実装できます。
機能
- 4X 3.125Gbps シリアル外部インターフェイス向けの完全な 10G Ethernet (XAUI) PHY ソリューション
- 10GBASA-X フィジカル・コーディング・サブレイヤー (PCS)、フィジカル・メディア・アタッチメント (PMA)、XGMII エクステンダー・サブレイヤー (XGXS)、10G イーサネット (XAUI) および PHY 管理機能で構成された PHY
- 完全なソリューション向けのインテル® FPGA 10GbE MAC とのダイレクト・インターフェイス
- チップ間、チップ-光モジュール、およびチップ-PHY 間のデバイス、バックプレーン、短距離ケーブル用途向けの直接標準 XAUI PHY (4X 3.125Gbps) 接続
- 3Gbps シリアル以上のシリアル・トランシーバーを備えたインテル®デバイスでハードシリコンに統合された PHY; シリアル・トランシーバーを備えた Stratix® IV、Stratix® V、および Arria® V FPGA で使用可能なソフト XAUI PCS
- 動作中のシステム内のさまざまな XAUI チャネルの特性とデバイスに適応するシリアル・トランシーバーにおける動的部分再構成可能 I/O (DPRIO) サポート
- イーサネット標準 XAUI PHY 機能の実装: データおよび制御ビット 8b/10b エンコード/デコードおよびレーン単位同期、4X 3.125Gbps ラインとの間のデータのシリアライズ / デシリアライズ (SERDES)、4 つのレーンのレシーバー 4 データ・レーン・アラインメント、デスキュー、およびアラインメント、ならびにクロック周波数補償の受信レート一致
- セルフテスト向けデバイスのシリアル・トランシーバーでのトランスミッターからレシーバーへのローカル・シリアル・ループバック
- ハイパフォーマンス内部システム・インターフェイス
- インテル® FPGA Avalon ストリーミング (Avalon-ST) SDR XGMII、156.25Mbps で 72 ビット、データ転送向け
- インテル® FPGA Avalon メモリーマップド (Avalon-MM) 32 ビット、エージェント・マネジメント向け
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