イーサネット IP - サポートセンター

インテル® FPGA のイーサネット Intellectual Property (IP) サポートセンターへようこそ!

ここでは、イーサネット・リンクの選択、デザイン、実装に関する情報を提供します。また、システムを起動し、イーサネット・リンクをデバッグする方法に関するガイドラインもご覧になれます。このページは、イーサネット・システムの一連のデザインフローに沿ってカテゴリー分けされています。

インテル® Stratix® 10インテル® Arria® 10インテル® Cyclone® 10 デバイスについては、以下のページからサポート情報を入手できます。その他のデバイスについては、ドキュメント・アーカイブトレーニング・コースオンラインセミナー & ビデオデザイン例 ナレッジベースから検索してください。

表 1 を参照して、インテル® Stratix® 10 デバイスとインテル® Arria® 10 デバイスにおけるイーサネット IP (Intellectual Property) コアのサポート状況を確認します。2 つのデバイスを比較して、ご自分のイーサネット・サブシステムの実装に適したデバイスを選択してください。

表 1 - デバイスと IP コアのサポート
デバイスファミリー IP コア 電気的インターフェイス 順方向誤り訂正 1588 高精度時間プロトコル(PTP) オート・ネゴシエーション / リンク・トレーニング
インテル® Cyclone® 10 LP/GX インテル® FPGA IP トリプル・スピード・イーサネット
IP コア・ユーザーガイド (英語) (HTML | PDF)
10BASE-T 100BASET 1000BASE-T 1000BASE-X   check mark check mark

インテル® FPGA 低レイテンシー10G イーサネット MAC IP

(インテル® Cyclone® 10 GX のみ)
IP コア・ユーザーガイド (英語)  (HTML | PDF)

10GBASE-R   check mark  

インテル® Arria® 10 GX/GT/SX

インテル® FPGA トリプル・スピード・イーサネット 
IP コア・ユーザーガイド
英語  (HTML | PDF)
10BASE-T 100BASET 1000BASE-T 1000BASE-X   check mark check mark
インテル® FPGA 低レイテンシー 10G イーサネット MAC IP
IP コア・ユーザーガイド (英語) (HTML | PDF)
デザイン例ユーザーガイド (英語) (HTML | PDF)
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T Firecode FEC check mark check mark
インテル® FPGA 10GBASE-R IP
IP コア・ユーザーガイド (英語) (HTML | PDF)
インテル® FPGA XAUI PHY IP
IP コア・ユーザーガイド (英語)(HTML | PDF)
インテル® FPGA 1G/10GbE および 10GBASE-KR PHY IP
IP コア・ユーザーガイド (英語) (HTML | PDF)
インテル® FPGA 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP
IP コア・ユーザーガイド (英語) (HTML | PDF)

インテル® FPGA 低レイテンシー 40 Gbps イーサネット IP
IP コア・ユーザーガイド (英語)(HTML | PDF)
デザイン例ユーザーガイド (英語) (HTML | PDF)
40G-BASE-R4 Firecode FEC check mark check mark
インテル® FPGA 低レイテンシー 100 Gbps イーサネット IP
IP コア・ユーザーガイド (英語) (HTML | PDF)
デザイン例ユーザーガイド (英語) (HTML | PDF)
100G-BASE-R10 100G-BASE-R4 リードソロモン (528, 514) check mark  
インテル® FPGA 25 Gbps イーサネット IP
IP コア・ユーザーガイド (英語) (HTML | PDF)
デザイン例ユーザーガイド (英語) (HTML | PDF)
25G-BASE-R1 リードソロモン (528, 514) check mark  
インテル® FPGA 50 Gbps イーサネット IP
IP コア・ユーザーガイド (英語)(HTML | PDF)
デザイン例ユーザーガイド (英語) (HTML | PDF)
50G-BASE-R2      
Intel® Stratix® 10 GX/SX/MX/TX

インテル® FPGA トリプル・スピード・イーサネット IP
IP コア・ユーザーガイド

英語  (HTML | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X   check mark check mark
インテル® FPGA 低レイテンシー 10G イーサネット MAC IP
IP コア・ユーザーガイド (英語) (HTML | PDF)
デザイン例ユーザーガイド (英語) (HTML | PDF
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T Firecode FEC check mark check mark
インテル® FPGA 10GBASE-R IP
IP コア・ユーザーガイド (英語)  (HTML | PDF)
インテル® FPGA 10GBASE-KR PHY IP
IP コア・ユーザーガイド (英語)  (HTML | PDF)
インテル® FPGA 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP
IP コア・ユーザーガイド (英語)  (HTML | PDF)
インテル® FPGA 低レイテンシー 40 Gbps イーサネット IP
IP コア・ユーザーガイド (英語)  (HTML | PDF)
デザイン例ユーザーガイド (英語)  (HTML | PDF)
40G-BASE-R4 Firecode FEC   check mark

インテル® FPGA H-タイルHard IP イーサネット・ビュー IP コア・ユーザーガイド (英語) (HTML | PDF)

ビュー・デザイン例ユーザーガイド (英語) (HTML | PDF)

50G-BASE-R2

100G-BASE-R4

    check mark
インテル® FPGA 低レイテンシー 100 Gbps イーサネット IP
IP コア・ユーザーガイド (英語)  (HTML | PDF)
デザイン例ユーザーガイド (英語) (HTML | PDF)
100G-BASE-R4 リードソロモン (528, 514)    

上記の表に記載されている各種機能が同時に使用できるかどうかを確認するには、それぞれのユーザーガイドを参照してください。例えば、インテル® FPGA 低レイテンシー 100 Gbps イーサネット IP (インテル® Arria® 10 デバイス向け) では、RS-FEC と 1588 PTP を同時に有効にすることはできません。

インテル® FPGA のイーサネット IP

インテル® FPGAの イーサネット IP ポートフォリオには、1Mbps ~ 100Gbps のデータレートをサポートする多様な IP タイプが含まれています。イーサネット IP ソリューションには、メディア・アクセス・コントローラーと PHY IP コア (物理媒体接続部 (PMA) と物理コーディング・サブレイヤー (PCS) の両方を含む) が含まれています。詳細については、次のユーザーガイドを参照してください。

 

インテル® Cyclone® 10 デバイス

  • インテル® FPGA トリプル・スピード・イーサネット IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • インテル® FPGA 低レイテンシー 10G イーサネット MAC IP コア・ユーザーガイド (英語) (HTML | PDF)

インテル® Arria® 10 デバイス

  • インテル® FPGA トリプル・スピード・イーサネット IP コア・ユーザーガイド  (英語 HTML | PDF)
  • インテル® FPGA 低レイテンシー 10G イーサネット MAC IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • 25 Gbps イーサネット IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • 50 Gbps イーサネット IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • 低レイテンシー 40 Gbps イーサネット IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • 低レイテンシー 100 Gbps イーサネット IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • Low Latency 40- and 100-Gbps Ethernet MAC and PHY MegaCore Function User Guide (英語)  (HTML | PDF)

インテル® Stratix® 10 デバイス

  • インテル® FPGA トリプル・スピード・イーサネット IP コア・ユーザーガイド   (英語 HTML | PDF)
  • インテル® FPGA 低レイテンシー 10G イーサネット MAC IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • インテル® Stratix® 10 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • インテル® Stratix® 10 10GBASE-KR PHY IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • インテル® Stratix® 10 低レイテンシー 40Gbps イーサネット IP コア・ユーザーガイド (英語)  (HTML | PDF)
  • インテル® Stratix® 10 低レイテンシー 100Gbps イーサネット IP コア・ユーザーガイド (英語)   (PDF)

トランシーバー・ネイティブ PHY IP コアを使用した イーサネット向け PHY インターフェイス

トランシーバー・ネイティブ PHY IP コアを使用してイーサネットの物理層のみを実装し、ソフトロジックとして FPGA ファブリックに実装された残りのプロトコル層と統合することもできます。このソフトロジックには、ご自分のデザインまたはサードパーティー製の IP を使用できます。

詳細については、次の PHY ユーザーガイドを参照してください。

該当する IP コア・ユーザーガイドの Getting Started (スタートガイド) のセクションを参照してください。また、詳細情報については、以下の資料も参照いただけます。

インテル® Arria® 10 デバイス

  • AN 735: 低レイテンシー 10G イーサネット MAC IP コア移行ガイドライン (英語)  (HTML | PDF)
  • AN 795: インテル® Arria® 10 デバイスで低レイテンシー 10G MAC IP コアを使用した 10G イーサネット・サブシステムの実装ガイドライン (英語)    (HTML | PDF)
  • AN 808: 10G イーサネット・サブシステムのためのインテル® Arria® 10 からインテル® Stratix® 10 への移行ガイドライン (英語)    (HTML | PDF)

インテル® Stratix® 10 デバイス

  • AN 778: インテル® Stratix® 10 のトランシーバー使用方法 (英語)     (HTML | PDF)

インテル® Cyclone® 10 デバイス

  • インテル® Cyclone® 10 GX デバイス・ファミリー・ピン接続ガイドライン (英語)  (HTML | PDF)

インテル® Arria® 10 デバイス

  • インテル® Arria® 10 GX/GT/SX デバイス・ファミリー・ピン接続ガイドライン (英語)  (HTML | PDF)

インテル® Stratix® 10 デバイス

  • インテル® Stratix® 10 GX/MX/SX デバイス・ファミリー・ピン接続ガイドライン (英語)  (HTML | PDF
  • ボード・レイアウト・テスト (英語)
  • AN 114: インテル® プログラマブル・デバイス・パッケージ向けボード・デザイン・ガイドライン (英語)  (HTML | PDF)
  • AN 766: インテル® Stratix® 10 デバイス、高速信号インターフェイス・レイアウト・デザイン・ガイドライン (英語)  (HTML | PDF)
  • AN 613: インテル® FPGA での PCB スタックアップ・デザインに関する検討事項 (英語)  (HTML | PDF)
  • インテル® Stratix® 10 デバイス熱消費電力ガイドライン - 近日リリース
  • AN 692: インテル® Arria® 10 / インテル® Stratix® 10 デバイス向け電源シーケンスの検討事項 (英語)       (HTML | PDF)

インテル® Arria® 10 デバイス

インテル® Stratix® 10 デバイス

  • トリプル・スピード・イーサネット
    • AN830: インテル® Stratix® 10 トリプル・スピード・イーサネットとオンボード PHY チップのリファレンス・デザイン(英語)  (HTML | PDF)
  • 1G/2.5G イーサネット
タイトル 概要

異なるクロックモードでのインテル 1588 システム・ソリューションの動作 (英語)

インテルの新しい 1588 システム レベルのリファレンス・デザインについて説明します。このデザインは、インテル® FPGA 10G イーサネット MAC IP および 10G BaseR PHY と、PTP スタック LinuxPTPv1.5、プリローダー、10 Gbps イーサネット MAC ドライバー、PTP ドライバーなどのソフトウェアを使用します。
インテルの Nios® II イーサネット・デザインのデバッグ手法 - パート 1 (英語) イーサネットまたはインテルの Nios® II プロセッサーのデザインのデバッグ手法について説明します。
インテルの Nios® II イーサネット・デザインのデバッグ手法 - パート 2 (英語) イーサネットまたはインテルの Nios® II プロセッサーのデザインのデバッグ手法について説明します。

インテルの トリプル・スピード・イーサネットのオート・ネゴシエーションの問題をデバッグする方法 (英語)

オート・ネゴシエーションを使用して、イーサネット周辺機器を同期する方法について説明します。

TSE オート・ネゴシエーションの問題をデバッグする方法 (英語)

トリプル・スピード・イーサネット・リンクの同期の問題をデバッグする方法について説明します。
インテル® Quartus® 開発ソフトウェアでインテル® FPGA トリプル・スピード・イーサネットをインテル® Arria® 10 デバイスに移行する方法 (英語) 例としてインテル® FPGA トリプル・スピード・イーサネット IP を使用して、IP コアをインテル® Arria® 10 FPGA ファミリーに移行する方法について説明します。
従来の 10G イーサネット MAC IP から新しい低レイテンシー 10G イーサネット MAC IP への移行 (英語) インテル® FPGA 低レイテンシー 10G イーサネット MAC IP の概要、および従来のインテル® FPGA 10G イーサネット MAC IP から移行する方法について説明します。
UEFI シェルでのネットワーキング機能 (英語)

DXE フェーズの起動後に、UEFI シェルでイーサネット機能を使用する方法について説明します。

スケーラブルな 1588 対応 10G MAC と 1G/10G PHY のデザイン例のハードウェアのデモ (英語) IEEE 1588 機能対応のインテル® FPGA 10G イーサネット MAC IP とインテル® FPGA 1G/10G PHY IP のデモをご覧ください。デザインのハードウェア・テストを実行する方法と、ハードウェア tcl スクリプトを変更してテストの目的を指定する方法について説明します。
インテルの 2.5G イーサネット IP 2.5G イーサネット IP について説明します。

Intel® Stratix® 10 Device Ethernet Link Inspector

Ethernet Link Inspector consists of two sub-tools:
1) Link Monitor - Allows you to continuously monitor health of Ethernet link(s) between Stratix 10 device and the link partner. Some of the key features you can monitor are: Link status summary (CDR lock, RX recovered
frequency, lane alignment lock etc..)  MAC packet statistics, FEC statistics etc. 

2) Link Analysis - Allows you to have transparency into the link bring up sequence (like Auto-negotiation, Link Training etc.) or any other event captured in the Signal Tap Logic Analyzer file. Configure  & capture the Signal Tap Logic Analyzer file for given event and then use Link Analysis to import the captured event & study
Stratix 10 behavior during that event duration.

Download and Install Tool Files

Refer to the Ethernet Link Inspector User Guide for details

インテル® Cyclone® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Stratix® 10 デバイス

その他のテクノロジー