JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

2.7. パフォーマンスとリソース使用率

表 8.   JESD204B Intel® FPGA IPのパフォーマンス
デバイスファミリー PMAスピードグレード FPGAファブリックのスピードグレード データレート リンククロックFMAX (MHz)
Enable Hard PCS (Gbps) Enable Soft PCS (Gbps) 4
インテル® Agilex™ (Eタイル) 1 -1 サポートなし 2.0～19.2 data_rate/40
2 -2 サポートなし 2.0～17.4 data_rate/40
-3 サポートなし 2.0～16.0 data_rate/40
3 -2 サポートなし 2.0～17.4 data_rate/40
-3 サポートなし 2.0～16.0 data_rate/40
インテル® Stratix® 10 (LタイルとHタイル) 1 -1 2.0～12.0 2.0～16.06 data_rate/40
-2 2.0～12.0 2.0～14.0 data_rate/40
2 -1 2.0～9.83 2.0～16.06 data_rate/40
-2 2.0～9.83 2.0～14.0 data_rate/40
3 -1 2.0～9.83 2.0～16.06 data_rate/40
-2 2.0～9.83 2.0～14.0 data_rate/40
-3 2.0～9.83 2.0～13.0 data_rate/40
インテル® Stratix® 10 (Eタイル) 1 -1 サポートなし 2.0～16.06 data_rate/40
-2 サポートなし 2.0～14.0 data_rate/40
2 -1 サポートなし 2.0～16.06 data_rate/40
-2 サポートなし 2.0～14.0 data_rate/40
3 -1 サポートなし 2.0～16.0 data_rate/40
-2 サポートなし 2.0～14.0 data_rate/40
-3 サポートなし 2.0～13.0 data_rate/40
インテル® Arria® 10 1 -1 2.0～12.0 2.0～15.0 6 5 data rate/40
2 -1 2.0～12.0 2.0～15.0 6 5 data rate/40
2 -2 2.0～9.83 2.0～15.0 6 5 data rate/40
3 -1 2.0～12.0 2.0～14.2 6 7 data rate/40
3 -2 2.0～9.83 2.0～14.2 6 8 data rate/40
4 -3 2.0～8.83 2.0～12.5 9 data rate/40
インテル® Cyclone® 10 GX <サポートされているすべてのスピードグレード> <サポートされているすべてのスピードグレード> 2.0～6.25 2.0～6.25 data rate/40
Stratix V 1 -1または-2 2.0～12.2 2.0～12.5 data rate/40
2 -1または-2 2.0～12.2 2.0～12.5 data rate/40
2 -3 2.0～9.8 2.0～12.5 10 data rate/40
3 -1、-2、-3、または-4 2.0～8.5 2.0～8.5 data rate/40
Arria V GX/SX <サポートされているすべてのスピードグレード> <サポートされているすべてのスピードグレード> 1.0～6.55 - 11 data rate/40
Arria V GT/ST <サポートされているすべてのスピードグレード> <サポートされているすべてのスピードグレード> 1.0～6.55 4.0～7.5

(PMA direct) 11

data rate/40
Arria V GZ 2 -3 2.0～9.9 - 11 data rate/40
3 -4 2.0～8.8 - 11 data rate/40
Cyclone V 5 <サポートされているすべてのスピードグレード> 1.0～5.0 — data rate/40
6 -6または-7 1.0～3.125 — data rate/40

次の表に、JESD204B IPコアのリソースと期待されるパフォーマンスを示します。これらの結果は、次のインテルFPGAデバイスをターゲットとするインテルQuartus Prime開発ソフトウェアを使用して取得されます。

  • Cyclone V: 5CGTFD9E5F31I7
  • Arria V GT/S/GT: 5AGXFB3H4F35C5
  • Arria V GZ: 5AGZME5K2F40C3
  • Stratix V: 5SGXEA7H3F35C3
  • インテル® Arria® 10: 10AX115H2F34I2SGES
  • インテル® Stratix® 10: 1SG280LN3F43E3VG
  • インテル® Cyclone® 10 GX: 10CX105YF672I6G

リソース使用率のすべてのバリエーションは、次のパラメーターの設定でコンフィグレーションされます。

表 9.  リソース使用率データ取得用のパラメーターの設定
パラメーター 設定
JESD204B Wrapper Base and PHY
JESD204B Subclass 1
Data Rate 5 Gbps
PCS Option Enabled Hard PCS
PLL Type
  • ATX ( インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10 LタイルおよびHタイルデバイス用)
  • CMU (Arria V、Cyclone V、およびStratix Vデバイス用)
Bonding Mode ノンボンディング
Reference Clock Frequency 125.0 MHz
Octets per frame (F)
  • 1 ( インテル® Stratix® 10を含むすべてのデバイス用)
  • 3 ( インテル® Stratix® 10デバイスのみ)
Enable Scrambler (SCR) オフ
Enable Error Code Correction (ECC_EN) オフ
表 10.   JESD204B IPコアのリソース使用率
注: リソース使用率データは、Intel FPGA Transceiver PHY Reset Controller IPコアを含むフルデザインから抽出されます。したがって、JESD204B IPコアの実際のリソース使用率は、約15 ALMと20レジスター分小さくする必要があります。
デバイスファミリー データパス 最大レーン数 (L) ALM ALUT ロジックレジスター数 メモリーブロック (M10K/M20K) 12 13
インテル® Stratix® 10

(F=1)

 RX 1 889.4 1230 1334 0
2 1329.7 1810 2119 0
4 2302.8 3101 3634 0
8 4218.1 5638 6650 0
TX 1 534.4 694 869 0
2 746 1061 1078 0
4 1049.8 1557 1580 0
8 1534.2 1980 2507 0
インテル® Stratix® 10

(F=3)

 RX 1 905.1 1336 1453 1
2 1431.5 2102 2281 2
4 2445.9 3487 3899 4
8 4568 6592 6870 8
TX 1 568.7 737 907 0
2 790.2 1126 1126 0
4 1096.4 1659 1545 0
8 1617.1 2082 2524 0
インテル® Arria® 10 RX 1 1047 1496 1264 0
2 1584 2262 1903 0
4 2884.5 3870 3211 0
8 5339 7196 5768 0
TX 1 701.5 1090 989 0
2 875.5 1341 1126 0
4 1248.5 1888 1382 0
8 1917.5 2820 1878 0
インテル® Cyclone® 10 GX RX 1 1020.5 1496 1250 1
2 1551.5 2262 1877 2
4 2801 3870 3159 4
8 5173.5 7196 5749 8
TX 1 710 1090 989 0
2 875.4 1341 1118 0
4 1249 1888 1369 0
8 1926.5 2820 1869 0
Stratix V RX 1 1047.2 1530 1225 0
2 1608.7 2322 1871 0
4 2897.2 4037 3161 0
8 5412.5 7506 5742 0
TX 1 711 1152 948 0
2 926.7 1491 1086 0
4 1345.7 2134 1361 0
8 2114.7 3358 1907 0
Arria V RX 1 1024.5 1516 1207 1
2 1555.5 2302 1838 2
4 2769.5 3951 3102 4
8 5189 7399 5619 8
TX 1 711.7 1149 948 0
2 860.5 1418 1065 0
4 1188.7 1932 1299 0
8 1721 2854 1767 0
Arria V GZ RX 1 1048.7 1530 1226 0
2 1601.5 2322 1870 0
4 2894 4037 3163 0
8 5400.5 7506 5748 0
TX 1 712.2 1152 948 0
2 926.5 1491 1087 0
4 1349.2 2134 1359 0
8 2104.7 3358 1907 0
Cyclone V RX 1 1022 1516 1210 1
2 1555.5 2302 1839 2
4 2777.5 3951 3099 4
8 5195 7399 5619 8
TX 1 713.5 1149 948 0
2 867 1418 1066 0
4 1198 1932 1300 0
8 1709.2 2838 1769 0
関連情報
4 Enable Soft PCS を選択して、最大データレートを達成します。TX IPコアの場合、ソフトPCSをイネーブルすると、リソース使用率がさらに3～8%増加します。RX IPコアの場合、ソフトPCSをイネーブルすると、リソース使用率がさらに10～20%増加します。
5 15.0 GbpsでSoft PCSモードを使用する場合、タイミングマージンは非常に制限されます。タイミング・パフォーマンスを向上させるために、高いフィッターの労力、レジスターの複製、およびレジスターのリタイミングをイネーブルすることをお勧めします。
6 トランシーバーのスピードグレードおよびトランシーバー電源の動作条件でサポートされている最大データレートについては、インテルArria 10およびインテルStratix 10デバイス・データシートを参照してください。
7 インテル® Arria® 10 GX 160、SX 160、GX 220、およびSX 220デバイスの場合、サポートされているデータレートは最大12.288Gbpsです。
8 インテル® Arria® 10 GX 160、SX 160、GX 220、およびSX 220デバイスの場合、サポートされているデータレートは10.0Gbps です。
9 インテル® Arria® 10 GX 160、SX 160、GX 220、およびSX 220デバイスの場合、サポートされているデータレートは10.0 Gbpsです。
10 12.5 GbpsでSoft PCSモードを使用する場合、タイミングマージンは非常に制限されます。タイミング・パフォーマンスを向上させるために、高いフィッターの労力、レジスターの複製、およびレジスターのリタイミングをイネーブルすることをお勧めします。
11 Soft PCSをイネーブルしても、デバイスファミリーおよびスピードグレードのデータレートは向上しません。Enable Hard PCSオプションを選択することをお勧めします。
12 Arria V、Cyclone Vデバイスの場合はM10K、Arria V GZ、Stratix V、インテルArria 10、インテルCyclone 10 GX、およびインテルStratix 10デバイスの場合はM20Kです。
13

インテル® Quartus® Prime開発ソフトウェアは、メモリーサイズが小さすぎる場合にMLABを使用するように自動適合する場合があります。MLABからM20KまたはM10Kへの変換は、上記の番号に対して実行されます。

レベル 2 の表題