JESD204B Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683442
日付 8/18/2022
Public
ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

3.9. JESD204B Intel® FPGA IPパラメーター

表 15.   JESD204B Intel® FPGA IPパラメーター
パラメーター 値 説明
Main タブ
Device Family
  • Intel Agilex
  • Intel Stratix 10
  • Intel Arria 10
  • Intel Cyclone 10 GX
  • Stratix® V
  • Cyclone® V
  • Arria® V
  • Arria® V GZ
ターゲット・デバイス・ファミリーです。
JESD204B Wrapper
  • Base Only
  • PHY Only
  • Both Base and PHY
 JESD204Bラッパーを選択します。
  • Base Only - DLLのみを生成します。
  • PHY Only - トランシーバーPHY層のみ (ソフトおよびハードPCS) を生成します。
  • Both Base and PHY - DLLとトランシーバーPHY層の両方を生成します。
Data Path
  • Receiver
  • Transmitter
  • Duplex

動作モードを選択します。この選択により、レシーバーとトランスミッターのサポートロジックがイネーブルまたはディスエーブルになります。

  • RX - ADCにインターフェイスするレシーバーをインスタンス化します。
  • TX - DACにインターフェイスするトランスミッターをインスタンス化します。
  • Duplex - ADCおよびDACの両方にインターフェイスするレシーバーとトランスミッターをインスタンス化します。

JESD204B Subclass
  • 0
  • 1
  • 2

JESD204Bサブクラスモードを選択します。

  • 0 - サブクラス0を設定
  • 1 - サブクラス1を設定
  • 2 - サブクラス2を設定

Data Rate

1.0-19.2

各レーンのデータレートを設定します。

  • インテル® Agilex™ (Eタイル) - 2.0 Gbps～19.2 Gbps
  • インテル® Stratix® 10 (Lタイル、Hタイル、およびEタイル) - 2.0 Gbps～16.0 Gbps
  • インテル® Cyclone® 10 GX - 2.0 Gbps～6.25 Gbps
  • インテル® Arria® 10 - 2.0 Gbps～15.0 Gbps
  • Stratix® V - 2.0 Gbps～12.5 Gbps
  • Cyclone® V - 1.0 Gbps～5.0 Gbps
  • Arria® V - 1.0 Gbps～7.5 Gbps
  • Arria® V GZ - 2.0 Gbps～9.9 Gbps
注: 最大データレートは、デバイスのスピードグレード、トランシーバーPMAスピードグレード、およびPCSオプションによって制限されます。最大データレートのサポートについては、パフォーマンスとリソース使用率 を参照してください。

Transceiver Tile
  • E-tile
  • H-tile

このオプションは、HタイルとEタイルの両方をサポートするインテルStratix 10デバイスをターゲットにする場合にのみ使用可能です。デザインに必要なトランシーバー・タイルを選択します。

E-tileを選択する場合、ソフトPCSのみが使用可能です。

注: Eタイル・トランシーバーを備えたシンプレックス・バリアントの場合、下のトランシーバーはデュプレックス・モードです。トランシーバー・チャネル内の独立したTXおよびRXのマージは、このバージョンではサポートされていません。

PCS Option
  • Enabled Hard PCS
  • Enabled Soft PCS
  • Enabled PMA Direct

PCSモードを選択します。

  • Enabled Hard PCS - Hard PCSコンポーネントを使用します。Hard PCSの制限までサポートするデータレートでリソース使用率を最小限に抑えるには、このオプションを選択します。
    注: この設定には、PMA幅が20ビット、PCS幅が32ビットの8G PCSモードを使用します。
  • Enabled Soft PCS - Soft PCSコンポーネントを使用します。このオプションを選択すると、サポートされるデータレートは高くなりますが、リソース使用率が高くなります。このオプションは、 Cyclone® V および Arria® V GT/STを除くすべてのデバイスに適用できます。
    注: この設定には、PMA幅が40ビット、PCS幅が40 ビットの10G PCSモードを使用します。
  • Enabled PMA Direct - Native PHYは、PMA Directモードに設定されます。サポートされている最も高いデータレートを許可し、リソース使用率を最大化するには、このオプションを選択します。このオプションは、 Arria® V GT/STデバイスにのみ適用されます。
    注: この設定には、PMA幅が80 ビットのPMA Directモードを使用します。

PLL Type
  • CMU
  • ATX

FPGAデバイスファミリーに応じて、フェーズ・ロック・ループ (PLL) タイプを選択します。このパラメーターは、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスには適用されません。

  • Cyclone® V - CMU
  • Arria® V - CMU
  • Stratix® V - CMU、ATX
Bonding Mode
  • Bonded
  • Non-bonded

ボンディング・モードを選択します。

  • Bonded - このオプションを選択して、トランスミッター・データパスのレーン間スキューを最小限に抑えます。
  • Non-bonded - このオプションを選択して、トランスミッター・データパスのレーン間スキュー制御をディスエーブルします。
注: Stratix® V、 Arria® V、および Cyclone® Vデバイスの場合、ボンディング・タイプは、設定したデバイスファミリーとレーン数に基づいて自動的に選択されます。

PLL/CDR Reference Clock Frequency

変数

PLLまたはCDRのトランシーバー・リファレンス・クロック周波数を設定します。

  • Stratix® V、 Arria® V、および Cyclone® Vデバイスの場合、選択できる周波数の範囲は、選択したPLLタイプとデータレートによって異なります。
  • インテル® Agilex™ 、インテルStratix 10、インテルCyclone 10 GX、およびインテルArria 10デバイスの場合、選択できる周波数の範囲はデータレートによって異なります。

VCCR_GXB and VCCT_GXB Supply Voltage for the Transceiver
  • 1.1V
  • 1.0V
 トランシーバーの供給電圧を選択します。

最小、標準、および最大電源電圧の仕様の詳細については、 インテル® Stratix® 10デバイス・データシートを参照してください。

注: インテル® Stratix® 10 LタイルおよびHタイルデバイスでのみ使用可能です。

Enable Bit reversal and Byte reversal

On、Off

JESD204B IPは、8B/10Bエンコーディング・スキームに4つの10ビットシンボル (symbol3、symbol2、symbol1、およびsymbol0として示される) を使用します。Symbol0はシリアルリンクを介してシフトアウトされる最初のシンボルであり、symbol3はシフトアウトされる最後のシンボルです。

  • このオプションをオフにすると、各シンボルの最下位ビット (lsb) から開始するようにデータ送信順序が設定されます。例えば、symbol0[0] が最初にシフトアウトされ、次にsymbol0[1] というように、symbol0全体がシフトアウトされます。送信は、symbol1[0] からsymbol3[9] まで続きます。
  • このオプションをオンにすると、データ送信順序が各シンボルの最上位ビット (lsb) から開始するように設定されます。例えば、symbol0[9] が最初にシフトアウトされ、次にsymbol0[8] というように、symbol0全体がシフトアウトされます。送信は、symbol1[9] からsymbol3[0] まで続きます。
Enable Transceiver Dynamic Reconfiguration

On、Off

 動的なデータレートの変更をイネーブルするには、このオプションをオンにします。Vシリーズデバイスの場合、このオプションをイネーブルすると、リコンフィグレーション・インターフェイスをトランシーバー・リコンフィグレーション・コントローラーに接続する必要があります。18

インテル® Arria® 10、インテルCyclone 10 GX、およびインテルStratix 10デバイスの場合、このオプションをオンにして、Transceiver Native PHYリコンフィグレーション・インターフェイスをイネーブルします。

Enable Native PHY Debug Master Endpoint 19 On、Off Transceiver Native PHY IPコアにエンベデッドのNative PHY Debug Master Endpointを含めるには、このオプションをオンにします。このブロックは、Transceiver Native PHYの Avalon® メモリーマップド・スレーブ・インターフェイスに内部的に接続し、トランシーバーのリコンフィグレーション空間にアクセスできます。システムコンソールを使用して、JTAG経由で特定のテストおよびデバッグ機能を実行できます。

このパラメーターは、Enable Transceiver Dynamic Reconfigurationパラメーターをオンにした場合にのみ有効です。

注: インテル® Agilex™ 、インテルStratix 10、インテルCyclone 10 GX、およびインテルArria 10デバイスでのみ使用可能です。
Share Reconfiguration Interface 19 On、Off

イネーブルすると、Transceiver Native PHYは、チャネルすべてのダイナミック・リコンフィグレーション用の単一の Avalon® メモリーマップ・スレーブ・インターフェイスを提供します。このコンフィグレーションでは、リコンフィグレーション・アドレス・バスの上位アドレスビット (インテルStratix 10: [log2<L>+10:11]; インテル® Arria® 10/インテルCyclone 10 GX: [log2<L>+9:10]) が選択されたチャネルを指定します。上位アドレスビットは、L>1の場合にのみ存在します。アドレスビット (インテルStratix 10: [10:0]; インテル® Arria® 10/インテルCyclone 10 GX: [9:0]) は、選択されたチャネルのリコンフィグレーション空間内のレジスター・オフセット・アドレスを提供します。Lはチャネル数です。

ディスエーブルすると、Native PHY IPコアは各チャネルに独立したリコンフィグレーション・インターフェイスを提供します。例えば、リコンフィグレーション・インターフェイスが4チャネルのNative PHY IPインスタンスで共有されていない場合、reconfig_address[9:0] は論理チャネル0のリコンフィグレーション・アドレス・バスに対応し、reconfig_address[19:10] は論理チャネル1のリコンフィグレーション・アドレス・バスに対応します。reconfig_address[29:20] は論理チャネル2のリコンフィグレーション・アドレス・バスに対応し、reconfig_address[39:30]] は論理チャネル3のリコンフィグレーション・アドレス・バスに対応します。

複数のチャネルを使用するコンフィグレーションでは、Enable Native PHY Debug Master Endpointをオンにする際に、このオプションをイネーブルする必要があります。

注: インテル® Agilex™ 、インテルStratix 10、インテルCyclone 10 GX、およびインテルArria 10デバイスでのみ使用可能です。
Provide Separate Reconfiguration Interface for Each Channel On、Off イネーブルすると、トランシーバーのダイナミック・リコンフィグレーション・インターフェイスは、単一幅のバスではなく、チャネルごとに個別のクロック、リセット、および Avalon® メモリーマップド・スレーブ・インターフェイスを提供します。このオプションは、Share Reconfiguration Interfaceがオフになっている場合にのみ使用できます。
注: インテル® Quartus® Primeプロ・エディションでのみ使用可能です。
Enable Capability Registers 19 On、Off このオプションをオンにすると、トランシーバー・チャネルのコンフィグレーションに関する高レベルの情報を提供する機能レジスターがイネーブルになります。
注: インテル® Agilex™ 、インテルStratix 10、インテルCyclone 10 GX、およびインテルArria 10デバイスでのみ使用可能です。
Set user-defined IP identifier 0-255 Enable Capability Registers パラメーターをオンにした際に、ユーザーIDオフセットから読み出すことができるユーザー定義の数値IDを設定します。
注: インテル® Agilex™ 、インテルStratix 10、インテルCyclone 10 GX、およびインテルArria 10デバイスでのみ使用可能です。
Enable Control and Status Registers 19 On、Off このオプションをオンにすると、エンベデッド・デバッグを介してPHYインターフェイスでステータス信号を読み出し、コントロール信号を書き込むためのソフトレジスターがイネーブルになります。詳細については、それぞれのトランシーバー・ユーザーガイドを参照してください。
注: インテル® Agilex™ 、インテルStratix 10、インテルCyclone 10 GX、およびインテルArria 10デバイスでのみ使用可能です。
Enable PRBS Soft Accumulators 19 On、Off このオプションをオンにすると、ハードPRBSジェネレーターおよびチェッカーを使用する際、疑似ランダム・バイナリー・シーケンス (PRBS) ビットおよびエラー累積を実行するようにソフトロジックが設定されます。
注: インテル® Agilex™ 、インテルStratix 10、インテルCyclone 10 GX、およびインテルArria 10デバイスでのみ使用可能です。
JESD204B Configurationsタブ

Lanes per converter device (L)

1-8

コンバーター・デバイスごとのレーン数を設定します。

注: Lの一般的なサポート範囲とリソース使用率については、パフォーマンスとリソース使用率 を参照してください。

Converters per device (M)

1-256

コンバーター・デバイスごとのコンバーター数を設定します。
Enable manual F configuration On、Off

このオプションをオンにすると、パラメーターFが手動モードで設定され、このパラメーターがコンフィグレーション可能になります。それ以外の場合、パラメーターFは派生モードです。

デザインのトランスポート層がControl Word (CF) またはHigh Density format(HD)、もしくはその両方をサポートしている場合は、このパラメーターをイネーブルして適切なF値をコンフィグレーションする必要があります。

注: 式F= M*N'*S/(8*L) を使用して自動導出されたF値は、パラメーターCFまたはパラメーターHD、もしくはその両方がイネーブルになっている場合、適用されない場合があります。

Octets per frame (F)
  • 1-256 ( インテル® Stratix® 10デバイスのみ)
  • 1、2、4-256 (非 インテル® Stratix® 10デバイス)

フレームあたりのオクテット数は、F= M*N'*S/(8*L) から導出されます。

Converter resolution (N)

1-32

コンバーターごとの変換ビット数を設定します。

Transmitted bits per sample (N')

1-32

サンプルあたりの送信ビット数 (ニブルグループに含まれるJESD204ワードサイズ) を設定します。

注: パラメーターCFが0（コントロール・ワードなし）に等しい場合、パラメーターN' はパラメーターNとパラメーターCS（N'≥N+ CS）の合計以上である必要があります。それ以外の場合、パラメーターN' はパラメーターN (N'≥N) 以上である必要があります。

Samples per converter per frame (S)

1-32

フレームごとのコンバーターあたりの送信サンプル数を設定します。

Frames per multiframe (K)

1-32
マルチフレームあたりのフレーム数を設定します。この値はFの値に依存し、次の制約を使用して導出されます。
  • Kの値は、17/F <= K <= min(32、floor (1024/F)) の範囲内である必要があります。
  • F*Kの値は4で割り切れる必要があります。

Enable scramble (SCR)

On、Off

このオプションをオンにすると、送信データのスクランブル、または受信データのデスクランブルを行うことができます。

Control Bits (CS)

0-3

変換サンプルごとの制御ビット数を設定します。

Control Words (CF)

0-32

リンクごとのフレームクロック周期あたりのコントロール・ワード数を設定します。

High density user data format (HD)

On、Off

データ形式を設定するには、このオプションをオンにします。このパラメーターは、サンプルをより多くのレーンに分割できるかどうかを制御します。

  • On: High Density形式
  • Off: データはレーンの境界を越えてはなりません。

Enable Error Code Correction (ECC_EN)

On、Off

メモリーブロックのエラーコード訂正 (ECC) をイネーブルするには、このオプションをオンにします。
Phase adjustment request (PHADJ)

On、Off

DACへの位相調整要求を指定するには、このオプションをオンにします。

  • On: 位相調整要求
  • Off: 位相調整なし

このパラメーターは、Subclass 2モードでのみ有効です。
Adjustment resolution step count (ADJCNT)

0-15

DAC LMFCの調整分解能を設定します。

このパラメーターは、Subclass 2モードでのみ有効です。
Direction of adjustment (ADJDIR)
  • Advance
  • Delay

DAC LMFC方向を調整するために選択します。

このパラメーターは、Subclass 2モードでのみ有効です。
Configurations and Status Registersタブ

Device ID

0-255

デバイスID番号を設定します。

Bank ID

0-15

デバイスバンクID番号を設定します。

Lane# ID

0-31

レーンID番号を設定します。

Lane# checksum

0-255

レーンIDごとにチェックサムを設定します。
注: PMA Adaptationパラメーターは、インテルAgilexおよびインテルStratix 10 Eタイルデバイスでのみ使用可能です。PMA Adaptationパラメーターの詳細については、Eタイル・トランシーバーPHYユーザーガイド内、PMAアダプテーションの項を参照してください。
関連情報
18 ダイナミック・リコンフィグレーションを実行するには、IP CatalogからTransceiver Reconfiguration Controllerをインスタンス化し、reconfig_to_xcvr および reconfig_from_xcvr インターフェイスを介してJESD204B IPコアに接続する必要があります。
19 デザインでTransceiver Toolkitをサポートするには、このオプションをオンにする必要があります。
レベル 2 の表題