このエラーは、Stratix® V、Arria® V、Cyclone® V デバイスで PLL インテル® FPGA IPを使用し、複数の出力クロックのフェーズシフトを指定する場合に表示される場合があります。1 つまたは複数のフェーズシフト設定が達成できない場合、IP はこのエラーを表示する可能性があります。ただし、無効な実際のフェーズシフト設定も一覧表示される場合があります。
複数の出力クロック周波数に対してフェーズシフト設定を可能な限り近づけるには、 物理出力イネーブル・オプションを使用し、手動で M および N カウンター値を入力して、必要な出力周波数と適切なフェーズステップ解像度を達成できる VCO 周波数を実現します。