特定の出力クロック・フェーズ・シフト設定で PLL インテル® FPGA IPをインスタンス化する際に、このエラーが発生する可能性があります。
例えば、DARA レート 700 Mbps、デシリアライズ係数 7 の ALTLVDS インターフェイスは、出力クロックが 180、257、および 334 度フェーズシフトを持つことになります。ただし、PLL インテル® FPGA IPにこれらのフェーズ・シフト設定を入力すると、パラメーター・エディターはこのエラーを報告します。
フェーズシフト設定を「ps」と入力すると、PLL インテル® FPGA IPの度の設定が置き換えられます。
この問題は、Quartus® II ソフトウェア・バージョン 13.1 で修正されています。